新人请教verilog 4位二进制乘法器问题

[aa335418265]

module mul(ina,inb,out);
output[7:0] out;
input[3:0] ina,inb;
reg[7:0] out,temp,ci;
integer i,j;
always @(ina,inb)
begin
out=8'h00;
for(i=0;i<4;i=i+1)
begin
if(inb&(1<<i))
begin
temp=ina<<i;
end
else
begin
temp=8'h00;
end
begin
for(j=0;j<8;j=j+1)
begin
if(j==0)
begin
ci[j]=out[j]&temp[j];
out[j]=out[j]^temp[j];
end
else
begin
ci[j]=(out[j]&temp[j])|(out[j]&ci[j-1])|(temp[j]&ci[j-1]);
out[j]=out[j]^temp[j]^ci[j-1];
end
end
end
end
end
endmodule

请教上面这个4位乘法器是如何实现的，小弟刚接触verilog，看不太懂。。。

[net_friends]

乘法器 有好多种 比如超前进位 串行阵列 等等 不同算法电路面积 运算速度不同
在实际电路中可根据需求选择相应算法
你可找相关资料看一下

[ningningxiaofengzi]

差不多每移位一次，计算一次，是个循环结构。。。