RS232串口能不能向外提供一个持续的高电平

a827461712 2014-07-07 09:06:00
没怎么用过串口通信，所以对串口不太理解。向大家请教个问题。。。
项目中需要用PC机（Windows系统）的232串口去控制一个设备的开/关。约定的控制信号是：串口中某一个针脚向外提供一个持续的高电平。
请问这能不能做到？如果能，怎么做？
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萧凯 2014-07-09
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232芯片有两路接收和发送，你可以把另一路利用上。
熊已出没 2014-07-07
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保险的做法是用MCU进行通信解码,再输出.
schlafenhamster 2014-07-07
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Rs232 使用负逻辑即高电平是 -5 以上, 对你有用吗 ? 引脚可以 是DTR RTS 等, 小负载能力
a827461712 2014-07-07
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引用 1 楼 falloutmx 的回复:
Windows有API可以独立控制RS232的每一个引脚
还有这种API，能不能具体说一个？
falloutmx 2014-07-07
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Windows有API可以独立控制RS232的每一个引脚
FPGA控制RS232串口通信实现verilog设计Quartus9.1工程源码.zip
FPGA控制RS232串口通信实现verilog设计Quartus9.1工程源码 module ex5_rs232( clk_in,ext_rst_n, rs232_rx,rs232_tx ); input clk_in; // 25MHz主时钟 input ext_rst_n; //外部输入复位信号，低有效 input rs232_rx; // RS232接收数据信号 output rs232_tx; // RS232发送数据信号 //---------------------------------------------------- wire rst_n; //低电平复位信号 wire bps_start1,bps_start2; //接收到数据后，波特率时钟启动信号置位 wire clk_bps1,clk_bps2; // clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点 wire[7:0] rx_data; //接收数据寄存器，保存直至下一个数据来到 wire rx_int; //接收数据中断信号,接收到数据期间始终为高电平 reg clk; always@(posedge clk_in) clk = ~clk; //--------------------------------------------------- //复位产生模块 sys_ctrl uut_sc( .clk(clk), .ext_rst_n(ext_rst_n), .rst_n(rst_n) ); //--------------------------------------------------- //下面的四个模块中，speed_rx和speed_tx是两个完全独立的硬件模块，可称之为逻辑复制 //（不是资源共享，和软件中的同一个子程序调用不能混为一谈） //////////////////////////////////////////// speed_select speed_rx( .clk(clk), //波特率选择模块 .rst_n(rst_n), .bps_start(bps_start1), .clk_bps(clk_bps1) ); uart_rx my_uart_rx( .clk(clk), //接收数据模块 .rst_n(rst_n), .rs232_rx(rs232_rx), .rx_data(rx_data), .rx_int(rx_int), .clk_bps(clk_bps1), .bps_start(bps_start1) ); /////////////////////////////////////////// speed_select speed_tx( .clk(clk), //波特率选择模块 .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps2) ); uart_tx my_uart_tx( .clk(clk), //发送数据模块 .rst_n(rst_n), .rx_data(rx_data), .rx_int(rx_int), .rs232_tx(rs232_tx), .clk_bps(clk_bps2), .bps_start(bps_start2) ); endmodule
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