Verilog语言中使用寄存器组的问题

[GrayGaoYu]

Verilog语言中存储器模块定义之后如下：

module Memery_Unit#(parameter word_size = 8,memory_size = 256)(
output[word_size-1:0] data_out,
input[word_size-1:0] data_in,
input[word_size-1:0] address,
input clk,write
);
reg[word_size-1:0]memory[memory_size-1:0];
assign data_out = memory[address];
always@(posedge clk)
if(write) memory[address]<=data_in;
endmodule

然后在另一个模块中调用;

M2.M2_MEM.memory[0]= 8'b0000_00_00;

M2.M2_MEM.memory[1]= 8'b0101_00_10;
M2.M2_MEM.memory[2]= 130;
M2.M2_MEM.memory[3]= 8'b0101_00_11;

其中M2为模块名；
编译之后出现错误：
Error (10207): Verilog HDL error at test_RISC_SPM.v(13): can't resolve reference to object "memory"
请问这是什么原因

[花小涛]

那M2_MEM是什么？

[littlesandman]

在RISC 存储程序机的实验中，这里M2是RISC_SPM的例化名，M2_MEM是Memery_Unit的例化名