verilog Inferred latch

Echotj 2016-12-23 02:52:29

在编译之后，有一个很常见的提示，说inferred latch，这种问题，大家有没有好的解决办法？Altera论坛说出于安全的考虑，需要锁存，不是很明白。help。thx.

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Latch就是锁存器，是电平触发的存储单元，数据存储的动作取决于输入时钟信号的电平值。仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。 Latch 的主要危害包括如下几个方面： 1对毛刺敏感，不能异步复位，所以上电以后处于不确定的状态； 2Latch会使静态时序分析变得非常复杂；下面对几种常见的出现Latch的情况进行举例说明：第一种情况：不完整的if-else语句导致latch，举例： module count( input...

一：出现latch的情况？在组合逻辑中，有时候往往不需要生成latch，所以必须知道某些信号会综合为latch，通过实践发现下面两类会出现latch： 1.在if-else和case中没有else和default将会导致产生latch。这个在夏宇闻的verilog中有讲到。 2.即使if-else 和case语句都满足if都有else，caes都有default，此时还

What makes an inferred latch?For combinatorial logic, the output of the circuit is a function of input only and should not contain any memory or internal state (latch).In Verilog, a variable will keep...

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1. D latch Implement the following circuit: Note that this is a latch, so a Quartus warning about having inferred a latch is expected. module top_module ( input d, input ena, output q); always@(*) begin if(ena) q &

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