社区
其他硬件开发
帖子详情
基于verilog的rs232串口的一些问题
zyc130402150
2017-07-11 03:18:57
最近刚刚上手verilog,小白,在做串口收发的时候遇到一些问题,根据网上的程序要做一些修改,能够发送接收一连串的数字(例如154566652)只要数字就可以。我看了两天毫无头绪,有哪位大神可以给我详细的讲一下。非常感谢!(http://www.doc88.com/p-7354374819173.html 这个是我现在所用的程序,它只能发送两位)
...全文
685
3
打赏
收藏
基于verilog的rs232串口的一些问题
最近刚刚上手verilog,小白,在做串口收发的时候遇到一些问题,根据网上的程序要做一些修改,能够发送接收一连串的数字(例如154566652)只要数字就可以。我看了两天毫无头绪,有哪位大神可以给我详细的讲一下。非常感谢!(http://www.doc88.com/p-7354374819173.html 这个是我现在所用的程序,它只能发送两位)
复制链接
扫一扫
分享
转发到动态
举报
写回复
配置赞助广告
用AI写文章
3 条
回复
切换为时间正序
请发表友善的回复…
发表回复
打赏红包
guolh
2017-09-25
打赏
举报
回复
还是参考opencores上的代码吧
zhanliyang7588
2017-09-06
打赏
举报
回复
用modelsim仿真看看哪里写的和你想的不一样
Ashdotli
2017-07-14
打赏
举报
回复
UART口吧,简单来说就是起始位数据位校验位停止位,去看相关的协议就懂了。
基于
verilog
的
RS232
串口
收发代码
基于
verilog
的
RS232
串口
收发代码,对于初学FPGA的人员有很大帮助
基于
Verilog
的
RS232
串口
开发,开发平台为quartusii18
3.内容:基于
Verilog
的
RS232
串口
开发,开发平台为quartusii18。 reg RxD_data_ready, RxD_data_error; always @(posedge clk) begin RxD_data_ready (Baud8Tick && next_bit && state==4'b0001 && ~RxD_bit_inv); ...
基于
verilog
的
RS232
串口
通信开发,平台为vivado2019.2-源码
基于
verilog
的
RS232
串口
通信开发,平台为vivado2019.2_源码
async_transmitter.rar_
VERILOG
RS232
_
verilog
串口
_
串口
verilog
RS232
串口
发送模块,
verilog
编写,可综合
基于FPGA的
rs232
串口
通信
verilog
编码
实现
rs232
通信,基于FPGA的
verilog
实现,经典范例编码,随时供大家调用
其他硬件开发
2,425
社区成员
4,281
社区内容
发帖
与我相关
我的任务
其他硬件开发
硬件/嵌入开发 其他硬件开发
复制链接
扫一扫
分享
社区描述
硬件/嵌入开发 其他硬件开发
社区管理员
加入社区
获取链接或二维码
近7日
近30日
至今
加载中
查看更多榜单
社区公告
暂无公告
试试用AI创作助手写篇文章吧
+ 用AI写文章