如何用Verilog实现n个表达式的或操作？

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如题，如何用Verilog实现n个表达式的或，类似下面这样的：
out = exp_0 | exp_1 | exp_2 | ... | exp_n-1
n是模块的参数。
非常感谢！

[江鸟的坚持]

assign out = exp_0 | exp_1 | exp_2 | ... | exp_n-1;

[kangjialong123]

module test #（parameter N=8,W=5）
( input [WN-1:0] exp,
output[W-1:0] out
);
genvar i;
genvar j;
wire [WN-1:0] exp_reorder;
genarate
for(i=0; i<N;i=i+1) begin:reorder
for(j=0;j<W;j=j+1) begin:exp_reorder
assign exp_reorder[Nj+i] = exp[Wi+j];
end
end

for (i=0; i<W;i=i+1) begin:data_or
assign out[i] = | exp_reorder[N*i +:N];
end
endgenerate
endmodule