对于CMOS电平，为什么由于CMOS器件输入阻抗很大，外界微小的干扰就可能引起电平的翻转？

[axingxinghuo]

在《高速电路设计实践》中的高速逻辑电平部分，文中提到的“由于CMOS器件输入阻抗很大，外界微小的干扰就可能引起电平的翻转”，为什么会这样？？

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引用 1 楼 tianxj001 的回复:

其实，这个描述是不准确的，如果把前提是指CMOS输入引脚悬空的情况下，那就对了。 我们知道，CMOS其门限电平基本上在1/2Vcc左右（施密特器件不算），而其确定的逻辑1和逻辑0的上下容差，其实是大于TTL电平的，但是，因为CMOS器件的特性决定了其输入阻抗非常高，达到几MΩ-几百MΩ，这样的输入阻抗条件，如果悬空，该端电平会因为各种因素（器件封装、板子微弱的漏电、外界的强干扰等）直接导致输入的不确定性，所以，CMOS芯片手册规定在使用CMOS逻辑芯片时，所有未使用的输入端，必须根据电平需要接Vcc或者GND，不许悬空。 而当一个输入端，和另外一个CMOS器件输出端连接起来后，其高阻抗特性就变成优势了，它有很高的扇出系数，所谓的扇出系数，是指一个门芯片可以带几个门输入端，TTL，一般才几个，而CMOS可达10个以上。 现代单片机，IO当作输入端时候，其输入阻抗一般也是CMOS级别，但是我们不用的IO端口，程序肯定不会加以处理，物理意思就是类似这个端口不存在，因此这时候，悬空是不存在什么问题的。

感谢详细的解答

[tianxj001]

其实，这个描述是不准确的，如果把前提是指CMOS输入引脚悬空的情况下，那就对了。 我们知道，CMOS其门限电平基本上在1/2Vcc左右（施密特器件不算），而其确定的逻辑1和逻辑0的上下容差，其实是大于TTL电平的，但是，因为CMOS器件的特性决定了其输入阻抗非常高，达到几MΩ-几百MΩ，这样的输入阻抗条件，如果悬空，该端电平会因为各种因素（器件封装、板子微弱的漏电、外界的强干扰等）直接导致输入的不确定性，所以，CMOS芯片手册规定在使用CMOS逻辑芯片时，所有未使用的输入端，必须根据电平需要接Vcc或者GND，不许悬空。 而当一个输入端，和另外一个CMOS器件输出端连接起来后，其高阻抗特性就变成优势了，它有很高的扇出系数，所谓的扇出系数，是指一个门芯片可以带几个门输入端，TTL，一般才几个，而CMOS可达10个以上。 现代单片机，IO当作输入端时候，其输入阻抗一般也是CMOS级别，但是我们不用的IO端口，程序肯定不会加以处理，物理意思就是类似这个端口不存在，因此这时候，悬空是不存在什么问题的。