verilog 编写矩阵乘法器 怎么把数据依次送入模块中

[student_04]

[size=16px] verilog 编写矩阵乘法器 ，请问怎么把数据依次送入模块中存储？之后相乘累加，怎么再依次输出？
求大神指点，感谢。

[learningin]

数据量不大的话，也可以通过时序控制，直接赋值，乘~累加，就可以出来结果，运算时间快

[of123]

设计一些接口数据寄存器和控制状态寄存器，为它们分配地址。再设计访问接口，可以通过它读写这些寄存器。

[挂机的阿凯28]

楼主是不是想要这种的，输一个进来存一个，然后左移 reg [47:0]rx; always @(posedge clk) begin rx[0]<=data_in; rx[47:1]<=rx[46:0]; end

[挂机的阿凯28]

楼主是不是想要这种的，输一个进来存一个，然后左移 reg [47:0]rx; always @(posedge clk) begin rx[0]<=data_in; rx[47:1]<=rx[46:0]; end

[qianliang17]

乘法最好用ip 乘法器，自己写的综合可能有问题

[qq_22231931]

你这个是乘法累加，关键是看你速度需要多快？ 如果是速度很慢的话，可以直接用*,由综合工具帮你实现（比如FPGA或者ASIC）。