差分线的布线方式问题

[lixiao455860181]

请教大家一个问题。
芯片采用的差分线传输数字数据，芯片输出一共有10对LVDS差分走线，两对时钟，8对数据线。
截图是芯片手册中提到的内容。
问题1：它是说明每一对之间相差长度吗？我举例解释一下：比如说AD1_P AD1_N 与 AD2_P AD2_N 这两对之间的差距小于150mil？ 还是还是一对差分线中的P线和N线的相差长度小于150mil？

问题2：我在PCB布线上遇到了难题，不知道要保证每对等长需要的长度差限制范围。频率是120MHz。
而且每对差分线保持等长应该也有长度差的容量吧，不然我无法保持两根线平行了，比如下图。

希望大神解答！非常感谢！

[guetcw]

150mil是指每对差分线之间的误差，P和N之间的误差不超过15mil就可以了。你这个走法是不行的，P和N要尽量保证等宽等间距，等长更重要。对与对之间没有必要平行等间距。

[uid123]

你说的那些我不懂，但是一般电力系统可以通过串联或者并联一个电容或者是电抗来调整整个线路的阻抗值，比方你说的两条比较相近的线路之间里的太近的时候，这两条线路之间相当于接了一个电容，如果线路过长线路本身就相当与一个电容，如果线路过宽相当于加大了整条线路的阻抗，如果具体要怎么测量线路之间的阻抗可以这样，将2条线路的末端用一个固定的电阻连接起来，（线路不能有其他支路连接点），然后通入一定电压和频率的交流电，得到一个阻抗，然后在让电阻并连一个已知电容值（F）或者电感值（H）的元件，在测量阻抗值，得到结果后根据串并联关系和计算方法计算得到两条电路的关系，具体是电容性质的还是电抗性质的。

[xqhrs232]

引用 2 楼 guetcw 的回复:

150mil是指每对差分线之间的误差，P和N之间的误差不超过15mil就可以了。你这个走法是不行的，P和N要尽量保证等宽等间距，等长更重要。对与对之间没有必要平行等间距。

这是经验之谈啊！

[lixiao455860181]

引用 6 楼 uid123 的回复:

你说的那些我不懂，但是一般电力系统可以通过串联或者并联一个电容或者是电抗来调整整个线路的阻抗值，比方你说的两条比较相近的线路之间里的太近的时候，这两条线路之间相当于接了一个电容，如果线路过长线路本身就相当与一个电容，如果线路过宽相当于加大了整条线路的阻抗，如果具体要怎么测量线路之间的阻抗可以这样，将2条线路的末端用一个固定的电阻连接起来，（线路不能有其他支路连接点），然后通入一定电压和频率的交流电，得到一个阻抗，然后在让电阻并连一个已知电容值（F）或者电感值（H）的元件，在测量阻抗值，得到结果后根据串并联关系和计算方法计算得到两条电路的关系，具体是电容性质的还是电抗性质的。

您好！感谢您的回复！请问如何在PCB设计中做到差分线的阻抗匹配？如果是已经做好的板子再测万一匹配没做好岂不是成了废板。。。

[lixiao455860181]

引用 5 楼 xqhrs232 的回复:

你这画的是什么板？很复杂的样子。

(⊙o⊙)…6层的系统板。

[cc660g]

120M的周期为8.3ns，所以上升下降可能在3ns左右对吧，而电1ns能跑的距离约为20公分，所以P/N之间有点落差在120M的系统中影响不是很大的，甚至不太需要拉等长··· (^^) 反倒是系统中那么多对差分线同时动作，彼此的干扰会比较严重，所以每对线之间的距离要留出来，驱动芯片的电源也要保持干凈呗。

[xqhrs232]

硬件的东西很难搞啊!

[xqhrs232]

1>布的每条线都要做阻抗控制（比如100欧的差分布线方式----100欧阻抗控制怎么做？） 2>所有的走线要等长对称，推荐布线长度差控制在150mil之内 3>差分布线一般让EDA自动布线，自动布线可以做到平行和尽量等长 4>觉得这个说明书说的是所以的LVDS走线要做到上面的几条，而不是单限每对线

[喂自已袋盐]

差分线没必要做的平行，但是要等长，等长非常重要。一般情况下差分线的走法是缠绕等长。USB的2根信号线就是差分线，你可以参考网上USB的走法。

[lixiao455860181]

引用 11 楼 xqhrs232 的回复:

1>布的每条线都要做阻抗控制（比如100欧的差分布线方式----100欧阻抗控制怎么做？）
2>所有的走线要等长对称，推荐布线长度差控制在150mil之内
3>差分布线一般让EDA自动布线，自动布线可以做到平行和尽量等长
4>觉得这个说明书说的是所以的LVDS走线要做到上面的几条，而不是单限每对线

我有想过用差分自动布线的，但是在FPGA内部的走线中不能够按照自动布线去走，所以自己又改回来手动布的线。

[lixiao455860181]

引用 12 楼 xiaotao1133 的回复:

差分线没必要做的平行，但是要等长，等长非常重要。一般情况下差分线的走法是缠绕等长。USB的2根信号线就是差分线，你可以参考网上USB的走法。

好的！非常感谢！回去搜一下USB走线的资料

[lixiao455860181]

引用 9 楼 cc660g 的回复:

120M的周期为8.3ns，所以上升下降可能在3ns左右对吧，而电1ns能跑的距离约为20公分，所以P/N之间有点落差在120M的系统中影响不是很大的，甚至不太需要拉等长··· (^^) 反倒是系统中那么多对差分线同时动作，彼此的干扰会比较严重，所以每对线之间的距离要留出来，驱动芯片的电源也要保持干凈呗。

谢谢您的建议！

[telenet123]

1. 差分线一般都要做阻抗控制，通常是按差分阻抗100 Ohm设计。设计时需要知道PCB的材料参数和叠层结构，以计算线宽和线间距。 2. 每组差分线的两根线尽量做到等长度，对称。 3. 每组差分线中的两根线长度如果实在做不到等长，则应尽量保证长度差小于150mil。

[lixiao455860181]

引用 16 楼 telenet123 的回复:

1. 差分线一般都要做阻抗控制，通常是按差分阻抗100 Ohm设计。设计时需要知道PCB的材料参数和叠层结构，以计算线宽和线间距。 2. 每组差分线的两根线尽量做到等长度，对称。 3. 每组差分线中的两根线长度如果实在做不到等长，则应尽量保证长度差小于150mil。

感谢您的回复。请教一下，那么多对差分线同时动作，彼此的干扰是不是会很大？我两根差分线采用的紧贴的方式。每对差分线之间中心距离相距大概40mil。是不是还是贴着太近了？

[lixiao455860181]

引用 9 楼 cc660g 的回复:

120M的周期为8.3ns，所以上升下降可能在3ns左右对吧，而电1ns能跑的距离约为20公分，所以P/N之间有点落差在120M的系统中影响不是很大的，甚至不太需要拉等长··· (^^) 反倒是系统中那么多对差分线同时动作，彼此的干扰会比较严重，所以每对线之间的距离要留出来，驱动芯片的电源也要保持干凈呗。

感谢您的回复。请教一下，“那么多对差分线同时动作，彼此的干扰是不是会很大？“ 如何避免干扰，您有什么建议？每对差分线的距离保持在多少左右比较合适？ 我两根差分线采用的紧贴的方式。每对差分线之间中心距离相距大概40mil。

[xqhrs232]

每对差分线之间中心距离相距大概40mil。 这个有点大吧！

[qiwaren]

每英寸180ps，计算下120M的系统，即使使用上下沿处理，差不多4ns每周期。 因此，线对间等长150mil可以满足要求。PN间保持100mil以内的差距就可以了。 从建立和保持时间上分析即可得到结论。

[凝视12]

差分线一般要保持等长，实在做不到也要保证N和P在5mil以内，可以走蛇形走线来调整长度。差分线需要做100ohm或者90ohm的阻抗，这个主要是芯片内部制造工艺的时候有一个50ohm左右的阻抗，所以为了保证信号完整性需要走线做到100ohm阻抗来保证线路上的阻抗一致，如果不一致就可能产生干扰，信号反射的现象，越高频反射越厉害

[同样冒雨]

引用 18 楼 lixiao455860181 的回复:

[quote=引用 9 楼 cc660g 的回复:]
120M的周期为8.3ns，所以上升下降可能在3ns左右对吧，而电1ns能跑的距离约为20公分，所以P/N之间有点落差在120M的系统中影响不是很大的，甚至不太需要拉等长··· (^^) 反倒是系统中那么多对差分线同时动作，彼此的干扰会比较严重，所以每对线之间的距离要留出来，驱动芯片的电源也要保持干凈呗。

感谢您的回复。请教一下，“那么多对差分线同时动作，彼此的干扰是不是会很大？“ 如何避免干扰，您有什么建议？每对差分线的距离保持在多少左右比较合适？
我两根差分线采用的紧贴的方式。每对差分线之间中心距离相距大概40mil。[/quote]

满足2W原则，以减少信号间的串扰。注意参考平面尽量完整，不夸平面

[Tiedown123]

2W原则有点窄了。 我们通常是要求普通差分线对之间3W，时钟线与其它之间5W。