关于quartus prime 17.1

LighTInGFighT 2017-12-06 05:30:55
想问一下quartus prime 17.1 standard版本里如何进行时序仿真
用的EDA工具是 modelsim-altera
时序仿真的时候总是会提示错误没有生成sdo文件（我用的是VHDL，verilog里对应的好像是叫SDF文件）
比如下图

里面的twentyone是工程名
应该怎么解决这个问题呢
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