verilog数据转换

[blinkroad]

parameter c_data_width = 256;
reg [2:0] s_axi_awsize;

function integer get_wordlength
input integer max_value
begin
for(get_wordlength=0;max_value>0;get_wordlength=get_wordlength+1)
max_value = max_value >> 1;
end
endfunction

assign s_axi_awsize = get_wordlength(c_data_width/8);

以上有没有问题？integer类型变量可以直接赋值给reg类型吗，是按照reg定义的位数截取最低位吗？

[fly 100%]

可以直接赋值

[blinkroad]

VHDL会有不同数据类型的转换，还有对于位数的要求，比如去高几位，低几位等等，verilog好像并不关注这些