verilog语言中if（）的用法

weixin_41486555 2018-01-23 10:01:28

if(data==4'b0000 or data==4'b0001 or data==4'b0010 or data==4'b0100 or data==4'b0101 or data==4'b0110 or data==4'b1000 or data==4'10001 or data==4'b1010 or data==4'b1101)
不知道我这样编写是否正确（前面已经定义了 reg[3:0] data）

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of123 2018-08-30

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可以写成 if(data != 4'b0011 && data !=4'b0111 && data != 4'b1011 && data != 4'b1100 && data < 4'b1110)

hsusea 2018-08-29

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另外有个位置应该是笔误了data==4'10001

hsusea 2018-08-29

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语法没有任何错误，可以写的简洁一点的。

flyfeky 2018-08-29

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语法没错，不过可以再整理一下，更简洁。

koukobe 2018-03-09

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本身语法没有错，但是这种情况可以采用case语句

fly 100% 2018-01-25

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这么多分支直接switch啊，更接近多路选择器的硬件特性

zgl7903 2018-01-24

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和C语言的与否很类似 if(data==4'b0000 || data==4'b0001) begin end 不过用case 可能更简洁

目录译者序前言第1章简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include 16 3.5.5 `resetall 16 3.5.6 `timescale 16 3.5.7 `unconnected_drive和 `nounconnected_drive 18 3.5.8 `celldefine 和 `endcelldefine 18 3.6 值集合 18 3.6.1 整型数 18 3.6.2 实数 19 3.6.3 字符串 20 3.7 数据类型 20 3.7.1 线网类型 20 3.7.2 未说明的线网 23 3.7.3 向量和标量线网 23 3.7.4 寄存器类型 23 3.8 参数 26 第4章表达式 28 4.1 操作数 28 4.1.1 常数 28 4.1.2 参数 29 4.1.3 线网 29 4.1.4 寄存器 29 4.1.5 位选择 29 4.1.6 部分选择 29 4.1.7 存储器单元 30 4.1.8 函数调用 30 4.2 操作符 30 4.2.1 算术操作符 31 4.2.2 关系操作符 33 4.2.3 相等关系操作符 33 4.2.4 逻辑操作符 34 4.2.5 按位操作符 35 4.2.6 归约操作符 36 4.2.7 移位操作符 36 4.2.8 条件操作符 37 4.2.9 连接和复制操作 37 4.3 表达式种类 38 第5章门电平模型化 39 5.1 内置基本门 39 5.2 多输入门 39 5.3 多输出门 41 5.4 三态门 41 5.5 上拉、下拉电阻 42 5.6 MOS开关 42 5.7 双向开关 44 5.8 门时延 44 5.9 实例数组 45 5.10 隐式线网 45 5.11 简单示例 46 5.12 2-4解码器举例 46 5.13 主从触发器举例 47 5.14 奇偶电路 47 第6章用户定义的原语 49 6.1 UDP的定义 49 6.2 组合电路UDP 49 6.3 时序电路UDP 50 6.3.1 初始化状态寄存器 50 6.3.2 电平触发的时序电路UDP 50 6.3.3 边沿触发的时序电路UDP 51 6.3.4 边沿触发和电平触发的混合行为 51 6.4 另一实例 52 6.5 表项汇总 52 第7章数据流模型化 54 7.1 连续赋值语句 54 7.2 举例 55 7.3 线网说明赋值 55 7.4 时延 55 7.5 线网时延 57 7.6 举例 57 7.6.1 主从触发器 57 7.6.2 数值比较器 58 第8章行为建模 59 8.1 过程结构 59 8.1.1 initial 语句 59 8.1.2 always语句 61 8.1.3 两类语句在模块中的使用 62 8.2 时序控制 63 8.2.1 时延控制 63 8.2.2 事件控制 64 8.3 语句块 65 8.3.1 顺序语句块 66 8.3.2 并行语句块 67 8.4 过程性赋值 68 8.4.1 语句内部时延 69 8.4.2 阻塞性过程赋值 70 8.4.3 非阻塞性过程赋值 71 8.4.4 连续赋值与过程赋值的比较 72 8.5 if 语句 73 8.6 case语句 74 8.7 循环语句 76 8.7.1 forever 循环语句 76 8.7.2 repeat 循环语句 76 8.7.3 while 循环语句 77 8.7.4 for 循环语句 77 8.8 过程性连续赋值 78 8.8.

本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。本书是Verilog HDL的初级读本，适用于作为计算机、电子、电气及自控等专业相关课程的教材，也可供有关的科研人员作为参考书。目录译者序前言第1章简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include 16 3.5.5 `resetall 16 3.5.6 `timescale 16 3.5.7 `unconnected_drive和 `nounconnected_drive 18 3.5.8 `celldefine 和 `endcelldefine 18 3.6 值集合 18 3.6.1 整型数 18 3.6.2 实数 19 3.6.3 字符串 20 3.7 数据类型 20 3.7.1 线网类型 20 3.7.2 未说明的线网 23 3.7.3 向量和标量线网 23 3.7.4 寄存器类型 23 3.8 参数 26 第4章表达式 28 4.1 操作数 28 4.1.1 常数 28 4.1.2 参数 29 4.1.3 线网 29 4.1.4 寄存器 29 4.1.5 位选择 29 4.1.6 部分选择 29 4.1.7 存储器单元 30 4.1.8 函数调用 30 4.2 操作符 30 4.2.1 算术操作符 31 4.2.2 关系操作符 33 4.2.3 相等关系操作符 33 4.2.4 逻辑操作符 34 4.2.5 按位操作符 35 4.2.6 归约操作符 36 4.2.7 移位操作符 36 4.2.8 条件操作符 37 4.2.9 连接和复制操作 37 4.3 表达式种类 38 第5章门电平模型化 39 5.1 内置基本门 39 5.2 多输入门 39 5.3 多输出门 41 5.4 三态门 41 5.5 上拉、下拉电阻 42 5.6 MOS开关 42 5.7 双向开关 44 5.8 门时延 44 5.9 实例数组 45 5.10 隐式线网 45 5.11 简单示例 46 5.12 2-4解码器举例 46 5.13 主从触发器举例 47 5.14 奇偶电路 47 第6章用户定义的原语 49 6.1 UDP的定义 49 6.2 组合电路UDP 49 6.3 时序电路UDP 50 6.3.1 初始化状态寄存器 50 6.3.2 电平触发的时序电路UDP 50 6.3.3 边沿触发的时序电路UDP 51 6.3.4 边沿触发和电平触发的混合行为 51 6.4 另一实例 52 6.5 表项汇总 52 第7章数据流模型化 54 7.1 连续赋值语句 54 7.2 举例 55 7.3 线网说明赋值 55 7.4 时延 55 7.5 线网时延 57 7.6 举例 57 7.6.1 主从触发器 57 7.6.2 数值比较器 58 第8章行为建模 59 8.1 过程结构 59 8.1.1 initial 语句 59 8.1.2 always语句 61 8.1.3 两类语句在模块中的使用 62 8.2 时序控制 63 8.2.1 时延控制 63 8.2.2 事件控制 64 8.3 语句块 65 8.3.1 顺序语句块 66 8.3.2 并行语句块 67 8.4 过程性赋值 68 8.4.1 语句内部时延 69 8.4.2 阻塞性过程赋值 70 8.4.3 非阻塞性过程赋值 71 8.4.4 连续赋值与过程赋值的比较 72 8.5 if 语句 73 8.6 case语句 74 8.7 循环语句 76 8.7.1 forever 循环语句 76 8.7.2 repeat 循环语句 76 8.7.3 while 循环语句 77 8.7.4 for 循环语句 77 8.8 过程性连续赋值 78 8.8.1 赋值—重新赋值 78 8.8.2 force与release 79 8.9 握手协议实例 80 第9章结构建模 83 9.1 模块 83 9.2 端口 83 9.3 模块实例语句 83 9.3.1 悬空端口 84 9.3.2 不同的端口长度 85 9.3.3 模块参数值 85 9.4 外部端口 87 9.5 举例 89 第10章其他论题 91 10.1 任务 91 10.1.1 任务定义 91 10.1.2 任务调用 92 10.2 函数 93 10.2.1 函数说明部分 93 10.2.2 函数调用 94 10.3 系统任务和系统函数 95 10.3.1 显示任务 95 10.3.2 文件输入/输出任务 97 10.3.3 时间标度任务 99 10.3.4 模拟控制任务 99 10.3.5 定时校验任务 100 10.3.6 模拟时间函数 101 10.3.7 变换函数 102 10.3.8 概率分布函数 102 10.4 禁止语句 103 10.5 命名事件 104 10.6 结构描述方式和行为描述方式的混合使用 106 10.7 层次路径名 107 10.8 共享任务和函数 108 10.9 值变转储文件 110 10.9.1 举例 111 10.9.2 VCD文件格式 112 10.10 指定程序块 113 10.11 强度 114 10.11.1 驱动强度 114 10.11.2 电荷强度 115 10.12 竞争状态 116 第11章验证 118 11.1 编写测试验证程序 118 11.2 波形产生 118 11.2.1 值序列 118 11.2.2 重复模式 119 11.3 测试验证程序实例 123 11.3.1 解码器 123 11.3.2 触发器 124 11.4 从文本文件中读取向量 126 11.5 向文本文件中写入向量 127 11.6 其他实例 128 11.6.1 时钟分频器 128 11.6.2 阶乘设计 130 11.6.3 时序检测器 132 第12章建模实例 136 12.1 简单元件建模 136 12.2 建模的不同方式 138 12.3 时延建模 139 12.4 条件操作建模 141 12.5 同步时序逻辑建模 142 12.6 通用移位寄存器 145 12.7 状态机建模 145 12.8 交互状态机 147 12.9 Moore有限状态机建模 150 12.10 Mealy型有限状态机建模 151 12.11 简化的21点程序 153 附录语法参考 157 参考文献 172

粗略地看Verilog与C语言有许多相似之处。分号用于结束每个语句，注释符也是相同的，运算符“＝＝”也用来测试相等性。Verilog的if..then..else语法与C语言的也非常相似，只是Verilog用关键字 begin和end代替了C的大括号。事实上，关键字begin和end对于单语句块来说是可有可无的，就与C中的大括号用法一样。Verilog和C都对大小写敏感。

寄存器实验报告实验目的 1. 了解寄存器的分类方法，掌握各种寄存器的工作原理； 2. 学习使用Verilog HDL 语言设计两种类型的寄存器。二、实验设备 PC 微机一台，TD-EDA 实验箱一台，SOPC 开发板一块。三、实验内容寄存器中二进制数的位可以用两种方式移入或移出寄存器。第一种方法是以串行的方式将数据每次移动一位，这种方法称之为串行移位(Serial Shifting)，线路较少，但耗费时间较多。第二种方法是以并行的方式将数据同时移动，这种方法称之为并行移位(Parallel Shifting)，线路较为复杂，但是数据传送的速度较快。因此，按照数据进出移位寄存器的方式，可以将移位寄存器分为四种类型：串行输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器(Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并行输入并行输出移位寄存器(Parallel In-Parallel Out)。本实验使用Verilog HDL 语言设计一个八位并行输入串行输出右移移位寄存器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out)，分别进行仿真、引脚分配并下载到电路板进行功能验证。实验步骤 1．并行输入串行输出移位寄存器实验步骤 1）. 运行Quartus II 软件，选择File New Project Wizard 菜单，工程名称及顶层文件名称为SHIFT8R，器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片，建立新工程。 2.) 选择File New 菜单，创建Verilog HDL 描述语言设计文件，打开文本编辑器界面。 3.) 在文本编辑器界面中编写Verilog HDL 程序，源程序如下： module SHFIT8R(din,r_st,clk,load,dout); input [7:0]din; input clk,r_st,load; output dout; reg dout; reg [7:0]tmp; always @(posedge clk) if(!r_st) begin dout<=0; end else begin if(load) begin tmp=din; end else begin tmp[6:0]=tmp[7:1]; tmp[7]=0; end dout<=tmp[0]; end endmodule 4). 选择File Save As 菜单，将创建的VHDL 设计文件保存为工程顶层文件名 SHIFT8R.V。 5). 选择Tools Compiler Tool 菜单，编译源文件。编译无误后建立仿真波形文件SHIFT8R.VWF。选择Tools Simulato r Tool 菜单进行仿真。时序仿真：功能仿真： 6). 分析仿真结果，仿真正确后选择Assignments Assignment Editor 菜单，对工程进行引脚分配。分配结果如下表所 "引脚名称 "引脚顺序 "引脚顺序 "引脚名称 " "Din[0] "PIN_175 "Din[6] "PIN_181 " "Din[1] "PIN_176 "Din[7] "PIN_182 " "Din[2] "PIN_177 "load "PIN_194 " "Din[3] "PIN_178 "clk "PIN_28 " "Din[4] "PIN_179 "R_st "PIN_3 " "Din[5] "PIN_180 "dout "PIN_2 " 7). 选择Tools Compiler Tool 菜单，点击"Start"按钮对此工程进行编辑，生成可以配置到FPGA 的SOF 文件。 8). 使用TD-EDA 实验系统及SOPC 开发板，如图3-6-1 所示进行实验接线，将ByteBlaster II 下载电缆插入SOPC 开发板的JTAG 下载接口。仔细检查确保接线无误后打开电源。 9). 在Quartus II 软件中，选择Tools Programmer 菜单，对芯片进行配置。 10）. 配置完成后验证移位寄存器的正确性。 2．串行输入并行输出寄存器实验步骤 1）. 运行Quartus II 软件，选择File New Project Wizard 菜单，工程名称及顶层文件名称为SHIFT8，器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片，建立新工程。 2）. 选择File New 菜单，创建Verilog HDL 描述语言设计文件，打开文本编辑器界面。 3）. 在文本

Verilog中if- else if语句和case语句用法：

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