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JESD294B接口的subclass1模式，一直对sysref±和device clock的时序条件存在疑问，已有以下猜测：device clock只需要保证同相位，并不需要保证同时到达，sysref信号到达器件和fpga的线长相等，并且保证与device clock的setup time和hold time在允许范围内。希望做过的前辈给我一点提示。
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风且行 2018-05-04
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你下载一下标准协议，最后一页有他们的时钟关系
