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LDO输出端的并联电阻是什么作用?
wangjie9087
2018-02-01 10:41:21
LDO这个输出端的并联电阻R33是什么作用?有人可以帮忙解答一下吗?谢谢!
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LDO输出端的并联电阻是什么作用?
LDO这个输出端的并联电阻R33是什么作用?有人可以帮忙解答一下吗?谢谢!
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xuyaqi029
2020-03-16
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原厂提供的应用并没有电阻。
水半杯
2020-03-15
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一般没什么用,除非外围电路有太多电容电感,为了快速放电。
记得诚
2020-02-12
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引用 2 楼 worldy 的回复:
假负载,当空载的时候为C41提供放电通道,不加一般也没有问题
bingo
「已注销」
2020-02-09
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从网络标号看,是给WIFI供3.3V电压,220R明显时假负载,避免在快速开关时,WIFI的3.3V还有电压,影响WIFI驱动。
Hello everyone,hardware technical tencent QQ group:907555048,more experts,welcome。
oyanghehe
2020-02-08
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断电时,放电通道,防止下电时间过长导致故障
weixin_43067390
2019-11-15
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可以去掉,跟上掉电时序有关系
simple_tengk
2019-11-08
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这个应该是放置后端电压过冲,如果前端5V电压快速波动的话,输出3.3V会很不稳定,有时候电压会冲到4V,会对后端器件IC产生破坏,所以在不考虑到功耗的情况下,加这个电阻是减小负载,是LDO放电速度加快,这样电压波动就不会很剧烈。
wdh1972
2019-04-08
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这个单独的LDO电源电路让大家都迷糊了吧,上述的解答都可以得到一个结果-------那就是这个电阻是画蛇添足,得不偿失。但是我认为不会有一个硬件工程师这么脑残的并一个有害的负载的。真相是:这是一个吸收电阻,可能在其后级电路里一定有从IO过来的高压源的小的灌电流,为了不让这个电流抬升单片机电源电压,造成不必要的干扰或器件损坏,采取这个最廉价的折中方案。
VirtuousLiu
2019-04-03
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假负载,一般如果LDO开始工作时,如果负载为空载,则会导致电压飘高;
另加快下电速度,因为输入撤掉,输出保持当前电压,可能导致内部器件反向击穿。
boyka_love
2019-03-29
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这个一般是不加的
cgb944935576
2019-03-29
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断电时,为电容放电
weixin_42029530
2019-03-29
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快速放电
工程界小能手
2019-02-28
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一般都没用。
weixin_40638893
2019-02-24
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一般不用加,空载测试是可加上
RUMNTK
2019-02-18
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有的LDO内部有电阻,输出在绩效小负载时,电压可控,内部没有电阻的话,小负载电压会偏高。
一一一水水水
2019-02-18
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假负载,通过改变沿的陡峭来控制上电时间。
weixin_43592697
2019-02-17
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不建议这种连接方式,如果实在要断电泄放,可以在输出端并联肖特基二极管或者增加模拟开关来控制泄放回路,如此,可以使正常工作时的功耗降低。
恒铭
2019-01-10
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最小负载要求
zsulgr
2018-12-28
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主要作用如下:
1.比如负载需要断电时重启时,可以快速把负载的电容存的电量泄放掉。
2.防止空载电源不稳,很多LDO都不存在这种问题。
不好的地方:
增加功耗和发热。
scslb
2018-12-25
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假负载,一般情况下不用加
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RTL8201CL双路DVI Hub CYCLONE2 FPGA主控板PROTEL设计原理图+PCB+BOM+Verilog源码+设计文档.zip
RTL8201CL双路DVI Hub CYCLONE2 FPGA主控板PROTEL设计原理图+PCB+BOM+Verilog源码+设计文档,4层板设计,包括完整的原理图PCB设计工程文件,FPGA逻辑源码,已在项目中使用,可以做为你的设计参考。 2. 总体设计概述 本板作为DVI Hub控制板,主要功能是接收计算机输入的DVI数据,分三向下行
输出
根据上述功能, Dual link DVI Hub电路板可以分为以下几个部分: 1. FPGA部分。主要包括一块FPGA(EP2C8QF256)和一个EPCS4、一个有源晶振20MHhz 2. DVI receiver 部分。主要包括2片panellink receiver(SII163B)including master and slave 3. DVI send 部分. 主要包括3片 (TFP410A) 4. 存储器部分:一个flash存储器(S25FL040A)和一个IIC(AT24C18) 5. DVI 传输端口部分。包括4个DVI端子, 6. 工控部分:1个温度传感器DS18B20 7. 电源部分 : FPGA的bank1和4、百兆芯片和DVI receiver、DVI send用3.3V电压由一片
LDO
供电(加一开关电源芯片AOZ1010AI以备选)。 FPGA的bank2和3用1.5V电压由一片
LDO
供电。 FPGA的核电压用1.25V电压由一片
LDO
供电 8. 百兆接口部分:主要包括1个百兆芯片(RTL8201CL)、1个RJ45端子和1个百兆线圈H1102。时钟由FPGA提供 3、 原理图设计具体说明 3.1 . Power部分 本PCB上用到的电源电压有: +3.3V、+1.2V、1.5V。板上芯片用到的数字电压、模拟电压和数字地、模拟地都可以由这些电压或者GND经过电感(磁珠)隔离产生。 输入的5伏电源首先需要滤波电路和保护电路。保护电路由单向二极管和稳压管组成,滤波电路由100UF电容
并联
0.1UF电容组成。LED管串联150欧
电阻
用作电源指示灯。 +3.3和+1.2、1.5 v电源设计: +3.3、+1.5和+1.2由+5经过LM108转换得到,其电路图如图1 图1 +5到+3.3、+1.5和+1.2转换电路 调压芯片的
输出
端
并联
100UF和0.1UF的电容以稳定
输出
电压。 其中加入4个二极管可减少
LDO
芯片的热量 +3.3和+1.2也可+5经过AOZ1010AI转换得到,其电路图如图2 图2 +5到+3.3和+1.2转换电路 经计算后得出本系统的功率要求不高,考虑到成本和电路机构,选择用
LDO
芯片电源,外加一个AOZ1010AI转换3.3V电源作备用。 3.2 . drive部分 RTL8201CL有如下复用脚 number name Description mode used 1 LDPS LDPS省电模式,高有效 不使能 此外RTL 8201CL 还有如下配置功能脚 number name Description mode used 1 ISOLATE 芯片与MAC隔离 不使能
LDO
输出
为什么
并联
接地
电阻
?
原文来自公众号:工程师看海 有的同学在看到一些原理图时,会发现
LDO
输出
端对地
并联
了个
电阻
,这岂不是会白白消耗功率吗?为什么要加这个
电阻
呢? 今天介绍其中的一个原因: 以前在工作中,哥们遇到一个问题,
LDO
输出
接了一个负载,负载有低功耗和普通模式两种工作模式,低功耗模式时正常,普通模式时工作也正常,但是从低功耗切换到普通模式时,却发生了异常,测量得到
LDO
的
输出
电压波形大约如下,绿色是电流波形,黄色是电压波形,在负载从低电流切换到高电流后,
输出
电压异常,导致负载不能正常工作。 .
如何将多个
LDO
进行
并联
由于这是开关电源, 它的效率很高, 所以根据它们的工作电流等比例推导出它们的
输出
电流。可以看到在
输出
电流小于 500mA 的时候, 两路工作电流还是相差很大的。下午的时候测试了两个稳压电源直接
并联
出现的问题。两路稳压电源
输出
通过均衡
电阻
并联
在一起, 其中一路的
输出
电压反馈到另外一路的调整端, 据说可以使得两路供电电流之差不超过 20mA。两路开关电源的输入分别有 DH1766两个通道提供, 这样也便于测量两路的工作电流。他们的
输出
通过 0.2欧姆
并联
在一起, 使用电子负载测试它的
输出
功能。
A-1.22硬件设计--
LDO
1、
LDO
Low Dropout Regulaor,低压差线性稳压器,属于线性电源。 晶体管工作在线性区(即放大区)。其内部结构如下: 1.1、工作原理
LDO
内部基本都是由4大部件构成,分别是分压取样电路、基准电压、误差放大电路和晶体管调整电路。 工作原理就是:参考电压Vref和反馈电压FB(VOUT通过两个
电阻
分压)分别接在误差放大器的反向和正向端,然后
输出
误差量,再通过误差放大电路调整
输出
电压大小,达到
输出
稳定。当
输出
电压增大时,FB增大,放大器
输出
电压增加,PMOS管的G极电压增大,Usg减小,
LDO
电源原理及应用要点
一、
LDO
结构 二、特性参数 三、
LDO
应用要点 1、Vref 滤波 2、SENSE(感应)引脚处理 3、压降 4、电流降额 5、延时 6、纹波抑制 7、
输出
端的
电容 8、分压
电阻
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