急问vhdl问题！！

[dyesucker]

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY ttl374 IS
PORT(clock, oebar : IN std_logic;
data : IN std_logic_vector(7 DOWNTO 0);
qout : OUT std_logic_vector(7 DOWNTO 0));
END ENTITY ttl374;
ARCHITECTURE using_1164 OF ttl374 IS
--internal flip-flop outputs
SIGNAL qint : std_logic_vector(7 DOWNTO 0);
BEGIN
qint <= data WHEN rising_edge(clock); --d-type flip flops
qout <= qint WHEN oebar = '0' ELSE "ZZZZZZZZ"; --three-state buffers
END ARCHITECTURE using_1164;

这一段vhdl代码摘自国外的参考资料，在Max+plus II 10.1上编译通不过。
提示：
Unsupported feature error:signal parameter in a subprogram is not supported.问题就在rising_edge(clock)
请问这是什么原因？？怎么解决。

[sun]

将语句 qint <= data WHEN rising_edge(clock);
改为
dff_p: process(clock)
begin
if rising_edge(clock) then
qint <= data
end if;
end process;

[sun]

qint <= data; --加个分号

[kuangjingbo]

子程序的参数不能是信号！可以用一个进程代替！

[francohe]

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