[静态时序分析简明教程(八)]虚假路径
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[静态时序分析简明教程(八)]虚假路径
对于常规时序约束外的特殊路径,我们希望时序分析工具宽松的检查或者根本不检查,针对于这些非常规的时序约束,在第八章,我们将讨论虚假路径的概念,这种路径对应工具**不检查**,而在第九章,我们将讨论多周期路径,这种路径对应工具使用宽松的检查标准。
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静态时序分析简明教程(七)]端口延迟
set_input_delay和set_output_delay需要保证正确的设定,以此来确保时序的正确,假如设定不正确,单个的单元电路可能会满足自身时序要求,但整体的集成设计可能会出现时序违例,在讨论set_input_delay的过程中,我们需要关注到:启动时钟才是参考时钟,而在set_input_delay的过程中,采样时钟才是参考时钟。
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静态时序分析简明教程(六)]时钟组与其他时钟特性
在第二章中,我们讨论了一个复杂的电路设计不可能只存在一个时钟域,面对不可避免地多时钟域问题,我们采用**时钟组**的方式来描述不同时钟之间的关系。而在第三章中,我们使用SDC命令去约束和描述那些非理想的时钟特性,如过渡时间、偏移、抖动、延迟等。虽然说在布局布线完成后,他们的数值或者形态会发生改变,但这些约束依旧值得学习,因为他们在整个芯片设计的前面阶段为我们提供了重要的参考。
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静态时序分析简明教程(五)]生成时钟的sdc约束方法
这篇文章中,我们讲解了如何根据源时钟,产生新时钟的SDC约束方法,通过multiply的方式使时钟倍频,通过divide的方式使时钟分频,通过-source的方式标识源时钟(老时钟),也可以通过-edge的方式对齐源时钟和生成时钟的边沿,此外我们还讨论了有关时钟相位偏移的sdc相关约束方法。
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静态时序分析简明教程(四)]时钟常规约束
我们讨论了STA分析/SDC约束中最为基本的命令——时钟约束,具体的内容可以区分为创建时钟,命名时钟,注释时钟,虚拟时钟,标识时钟这样的一些基本内容,而我们在下一节中,我们会讨论时钟信号的其他特性,如分频,倍频,门控等内容。
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[静态时序分析简明教程(三)]备战秋招,如何看懂一个陌生的timing report
解读时序报告,如何看懂时序违例是否发生,如何判断时序报告为建立时间检查还是保持时间检查等内容梳理
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[静态时序分析简明教程(一)] 绪论
静态时序分析简明教程,STA,SDC,综合,时序约束相关教程
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帮助文档|教你玩转社区管理后台
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