求助：关于VHDL频率计计数器分档处记数的问题

qqvxinxin 2007-05-21 12:02:16

本人新来社区，希望大家给予帮助。
问题是：现在用VHDL设计数字频率计，计数器在每个分档处该如何记数？请高手指教，如有程序更好，谢谢！

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meiZiNick 2008-05-01

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lz要干嘛？

qqvxinxin 2007-06-07

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不好意思,忘记说了,已经不用了,谢谢! :)

xuanxing00 2007-06-06

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你打算怎么分档？

qqvxinxin 2007-05-29

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就是在每个档的分界点处的那个值,因为会存在+/-1的误差,所以可能出现跳档,就是现在不知道要怎么解决,麻烦帮忙,谢谢!

Great_Bug 2007-05-22

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“每个分档处”是什么？

数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。要求在熟悉频率计逻辑功能的基础上，设计一个6位十进制频率计。

设计性实验实验一、数字频率计的设计二、实验内容本次实验要求设计一个数字频率计，频率测量范围为1Hz~50MHz，采用100MHz的基准时钟。刷新时间不大于2秒（最长2秒刷新一次频率显示）。功能示意框图如图3-1：图3-1 数字频率计功能示意图三、实验提示本次实验要求设计一个数字频率计，对输入频率进行测量。根据实验的要求，频率测量的范围为1Hz~50MHz，跨度较大，考虑到若完全输出至少需要8位，位数较多，因此可考虑分档显示，用三到四位显示数值，一位显示档位。本实验要实现一个数字频率计，核心部分是要实现一个脉冲计数器，对输入脉冲进行计数，然后再转化输出。由于需要测量的最小频率为1Hz，可以考虑使用一个频率为0.5Hz的门控信号，让它在高电平期间计数被测信号的上升沿，对于0.5Hz的门控信号而言，它的每个高电平持续时间为1秒，被测信号上升沿的数目即为待测信号的频率。考虑本次实验的基准时钟为100MHz，因此必须分频到0.5Hz才能完成计数被测信号上升沿的功能，因此要让基准时钟通过加一个分频器以得到0.5Hz的门控信号。题目指标要求刷新时间不大于2秒，可以在前次计数结束后，即门控信号为低电平期间将计数值清零，计数器停止计数。当门控信号的上升沿来时，计数器进入下一次计数，这样刷新时间为2秒，符合设计要求。对于显示模块的实现，由实验版的电路图中看可发现在控制数码管显示只有一个4511去控制，则一次只能显示一个数码，因此如何实现多位的显示，是本模块实现的关键。

实验课需要用到且调试通过~ LIBRARY IEEE ; --有时钟使能的十进制计数器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC ; -- 计数时钟信号 CLR : IN STD_LOGIC ; -- 清零信号 ENA : IN STD_LOGIC ; -- 计数使能信号 CQ : OUT INTEGER RANGE 0 TO 15 ; -- 4 位计数结果输出 CARRY_OUT : OUT STD_LOGIC ) ; -- 计数进位 END CNT10 ; 。。。。。

用VHDL语言设计一个范围0～15的加法计数器，每次加1；该加法计数器具有异步清零端和同步使能端，通过按键分别控制；该加法计数器计数值的高低位分别由两位数码管显示；该加法计数器的计数频率有1Hz和2Hz两种，可通过按键进行选择。1Hz和2Hz这两种时钟频率是由FPGA外部20MHz的时钟信号通过 FPGA内部锁相环模块分频先得到10kHz的时钟信号，再通过FPGA内部所设计的分频器模块而分别获得。

用VHDL实现0-99计数并在两个数码数码管上显示出来。

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