关于原理图和PCB的同步问题

[orelite]

请教大家一个问题：
假设有一个网络的名字为：Net14，从原理图和PCB上检查Net14连接都没错误，但是从原理图到PCB同步的时候总是会把Net14的一部分删除掉（不是完全删除，还剩下一段连接），
另外，
1. 从原理图重新导入一个新的PCB，Net14的连接是正确存在的（现在的PCB是以前用Logic同步的，现在设计上用DX处理原理图）
2. Net14有20个类似的网络，从Net0~ Net19
弄了几天了，不知道什么原因，请教大家

[Great_Bug]

没有碰到这样的问题