英特尔Conroe架构技术分析

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英特尔Core（酷睿）微体系结构是基于英特尔架构的台式、移动式和主流服务器多核处理器的新基础。这一领先的多核优化和高能效型微架构设计可以提供更高的性能和每瓦特性能，以进而增强整体的能效。该新微架构扩展了率先在英特尔 奔腾 处理器中的英特尔移动微架构上提倡的高能效理念，并通过许多全新的领先微架构创新及现有的英特尔 微体系结构特性显著地对此进行了改进。此外，它还采用了许多旨在优化多核处理器之功率、性能和可扩充性的重大新创技术。

英特尔架构图
　　在过几年里，大多数CPU都远离了乱序执行方式（OOOE）的内核设计思路，而偏向了有序执行（IOE），大量的VLIW处理器的性能都严重受限于程序与编码器，而现在Core的出现则代表了INTEL当前OOOE方式的最高设计水平，INTEL宣称Core将比现有的IOE处理器更好更合理的迅速处理完数据。

core
　　从Core的设计图我们可以看见，Core构架的每个环节都比过去的CPU更大更宽，它的向量和标量执行单元要比过去的Netburst构架大的多。更多更大似乎成为了Core设计组的核心思想-更大的DL解码逻辑电路、更大的RBS重排序缓存、更大的RS预留缓存、更大的数据输出口，更多的晶体管、更多的缓存，INTEL把一系列强大的硬件条件集合在了Core一体。
　　Core拥有一系列方法来解决ILP限制的问题，在数据前期处理方面有宏指令融合（Macro-Fusion）、微指令融合（Micro-ops Fusion）、分支预测单元（Branch Prediction Unit）等来保证编码快速送入到正确的执行单元，而在数据输出端则有主够的指令输出窗口（Instruction Window）来有序的分配每个流水线的任务，INTEL还特别提到他们已经改进了SSE指令中的一个重要缺陷，可以极大提高效率，以上这些多方面的全面改进使得Core的运算能力要比过去Netburst构架的CPU强大的多。
　　1、Core的整数与浮点执行核心
　　为配合Core增多的32条预留缓存空间(Reservation Station)，Core的执行核心(Execution Core)也拥有了重新设计的数据输出端口（Issue Port） ，相比P6的5个端口及Netburst的4个端口，Core拥有了6个数据输出端口。其中3个端口专门负责指令执行单元，这将更好的满足现时CPU的巨大数据传输需要。

　　Core的整数执行单元 Integer execution units
　　Core拥有3个64-bit整数执行单元（Integer Execution Units），每个单元可以独立处理一条64-bit整数数据，这样Core就有了一套64-bit的CIU复杂整数单元（Complex Integer Unit），这和P6构架相同。然后Core另外有2个SIU简单整数处理单元（Simple Integer Units）来快速运算较简单的任务，其中一个SIU将和分支执行单元BEU来共同完成部分的宏指令融合micro-ops fusion。上图中斜体字的部分尚未确定
　　对于INTEL的X86 CPU来说，这是首次可以在一周期内完成一阶64-bit的整数运算，这使Core已经走到了IBM PowerPC 970的前面-PowerPC 970需要有2个周期的延迟。另外，因为3个IEU整数执行核心使用了各自独立的PORT数据出口，所以整个Core处理器可以在一周期内同时执行3组64-bit的整数运算。
　　有着如此强大的整数处理单元，Core在性能上将比现有Pentium 4快的多，它在移动平台、服务器、3D图形上4倍于Pentium 4的性能表现将使全世界对INTEL CPU眼目一新。
　　Core的浮点执行单元 Floating-point execution units
　　Core构架拥有2个浮点执行单元（Floating-Point Execution Units）同时处理向量和标量的浮点数据，位于PORT 1的FPEU-1浮点执行单元负责加减等简单的处理，而PORT 2的FPEU-2浮点执行单元则负责乘除等运算，这样在Core中就将FADD/VFADD和FMUL/VFMUL划分为两组，使其具备了在一周期中完成两条浮点指令的能力。