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台积电（TSMC）工艺库命名规则

台积电工艺库命名规则解析 摘要：本文以tcb_n12ffcll_bwp_6t_20_p96_cpd_lvt_tt0p8v25c_hm_lvf_p_ccs为例，详细解析台积电工艺库命名规则。命名包含多个关键字段：tcb表示标准单元库，n12ffcll指12nm FinFET工艺，bwp为无衬底接触单元架构，6t表示6轨道高度，lvt表示低阈值电压。同时对比了不同阈值电压类型（EHVT/HVT/SVT/LVT/ULVT）在速度、功耗方面的差异，以及工艺库路径中Front_End（前端设计文件）与Back_End

TSMC 18nm射频工艺PDK v13资料包

在半导体工艺技术不断演进的过程中，台积电的18纳米射频工艺以其在性能与功耗上的平衡优势，成为了射频集成电路设计的重要选择之一。本章将从基础概念开始，逐渐深入探讨这一工艺的特性、应用范围以及在现代射频电路设计中的实际作用。台积电（TSMC）的18纳米射频工艺是一个成熟的半导体制造技术，适用于高性能与低功耗需求的射频集成电路设计。与传统的CMOS工艺相比，该工艺在尺寸缩小、晶体管速度和性能方面都有显著提升，同时，射频模块的集成度也得到了增强，使得设计者能够在更小的芯片上实现更多的功能。

TSMC工艺中PO层与CPO层技术解析与应用

在半导体制造工艺中，介质层技术是决定晶体管性能的关键因素之一。PO（Poly Oxide）层作为多晶硅与栅氧层之间的界面过渡层，其介电特性和厚度均匀性直接影响阈值电压稳定性。CPO（Contact Poly Oxide）层则是连接孔与多晶硅之间的特殊氧化层，在先进工艺节点中承担着降低接触电阻的重要作用。这两种衍生层通过热氧化和化学气相沉积等工艺形成，在28nm及以下节点对芯片性能和可靠性产生显著影响。随着工艺演进至FinFET和GAA架构，PO/CPO层的三维均匀覆盖和材料优化成为技术突破点，特别是在SRA

Cadence导入TSMC N65GP PDK完整实操指南

PDK（工艺设计套件）是IC设计中连接晶圆厂制程与EDA工具的关键桥梁，其本质是将物理工艺参数转化为Cadence可识别的器件模型、DRC规则与版图层定义。TSMC N65GP作为成熟可靠的65nm通用工艺节点，广泛应用于电源管理IC、车规MCU等场景，对PDK的正确加载提出严格要求。Cadence Virtuoso依赖cds.lib库注册机制、OA数据库初始化及LD_LIBRARY_PATH动态链接路径协同工作，任一环节缺失都会导致‘器件未定义’‘仿真不收敛’等典型故障。本文聚焦PDK安装失败的共性根因—

TSMC工艺MIM电容全解析：结构、仿真与版图设计要点

电容是模拟与射频集成电路中最基础的无源器件，其中MIM电容（金属-绝缘体-金属电容）因高线性度、低温度系数而广泛用于采样保持、环路滤波和谐振匹配。其核心结构为介质层夹于两层金属之间，优势明显，但介质厚度决定容值精度，底极板寄生和串联电阻则影响高频性能。在TSMC工艺下，利用PDK模型可精确仿真容值、ESR和ESL，版图设计需关注共质心匹配、屏蔽与DRC规则。从物理结构、参数仿真、版图实现到高频优化，全面讲解TSMC工艺下MIM电容的设计要点，为模拟射频工程师提供实用参考。