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我想转换integer类型的信号为real类型
程序如下。
这段程序在maxplus II报错：
file standard.vhdl:Unsupported feature error:floating is not supported
在quartus II中报错：
Error (10414): VHDL error at yuvtorgb.vhd(22), at object "red": a real cannot be non-constant
程序如下，请教各位大虾：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
USE IEEE.STD_LOGIC_ARITH.ALL;
entity yuvtorgb is
port(
RAM_DBUS : in std_logic_vector(7 downto 0);
y2_select : in std_logic;
indata_v : in std_logic_vector(7 downto 0);
indata_y1 : in std_logic_vector(7 downto 0);
indata_u : in std_logic_vector(7 downto 0);
indata_y2 : in std_logic_vector(7 downto 0);
test: out std_logic
);
end entity;
architecture a of yuvtorgb is
signal data_v : INTEGER;
signal data_y1 : INTEGER;
signal data_u : INTEGER;
signal data_y2 : INTEGER;
signal red : real range 0.0 to 1000.0 :=10.0;
signal green : real;
signal blue : real;
signal addred : std_logic_vector(18 downto 0);
signal lcdpixel_num : integer range 0 to 2570;
signal pickup_tmp : std_logic;
begin
test<='1';
data_v<=conv_integer(indata_v);
data_y1<=conv_integer(indata_y1);
data_u<=conv_integer(indata_u);
data_y2<=conv_integer(indata_y2);
process(y2_select)
begin
if(y2_select'event and y2_select='0') then
red<=real(data_y1);
--red=1.164 * (data_y1 - 16) + 1.596 * (data_v - 128);
--green=1.164 * (data_y1 - 16) - 0.813 * (data_v - 128) - 0.392 * (data_u - 128);
--blue=1.164 * (data_y1 - 16) + 2.017 * (data_u - 128);
end if;
end process;
--
end a;
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不支持浮点型,如果只是仿真可以用modesim试试看.
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本版专家分：0
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我是想把YCrCb解码为RGB，我想用vhdl做（前面的程序都是用vhdl做的），那怎么办？请教各位
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本版专家分：568 -
硬件里面 的乘法和加法 不是这样做的阿
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本版专家分：568
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你前面的 代码 看来都要dr一番阿，
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本版专家分：568
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硬件 是直接在底层工作的，你要考虑的不光是他的功能，
溢出处理，符号等都要考虑的阿。
光凭公式直接描述 是不可以的，
这个最好在有个图片 来验证 一下。
这才是 逻辑对了。
之后 还有timing，也就是你的做法能跑到多快，用了系统多少资源。
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--
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-- code, or information as one possible implementation of
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--
-- Title - Xil_YCrCb2RGB.vhd
-- Author(s) - GZ & WCC, Xilinx
-- Creation - 7 Dec 2005
--
-- $RCSfile: Xil_YCrCb2RGB.vhd,v $ $Revision: 1.10 $ $Date: 2006/03/15 19:56:55 $
--
-- Description -
--
--
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-- ******************************************************************
-- *007* YCrCb2RGB Macro from imagexlib
--
-- Description: Color Space Converter (YCrCb to RGB)
--
-- ******************************************************************
--LIBRARY genxlib;
--USE genxlib.genxlib_utils.ALL;
--
--LIBRARY mathxlib;
--USE mathxlib.mathxlib_utils.ALL;
--
--LIBRARY imagexlib;
--USE imagexlib.imagexlib_utils.ALL;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
LIBRARY work;
USE work.color_space_pkg.all;
LIBRARY work;
USE work.genxlib_utils.ALL;
-- ******************************************************************
-- *009* YCrCb2RGB Macro
--
-- Description: Color Space Converter (RGB to YCrCb)
--
-- Generalized conversion:
--
-- R = (Y - Yoffset) + ACoeff' * (Cr - Coffset)
-- G = (Y - Yoffset) + BCoeff' * (Cr - 0.5) + CCoeff' * (Cb - 0.5)
-- B = (Y - Yoffset) + DCoeff' * (Cb - 0.5)
--
-- R = Y + ACoeff' * Cr - Roffset
-- G = Y + BCoeff' * Cr + CCoeff' * Cb - Goffset
-- B = Y + DCoeff' * Cb - Boffset
--
-- In order to complement RGB2YCrCb:
--
-- ACoeff' = 1/CCOEFF
-- BCoeff' = ACOEFF/CCOEFF * (1-ACOEFF-BCOEFF)
-- CCoeff' = BCOEFF/DCOEFF * (1-ACOEFF-BCOEFF)
-- DCoeff' = 1/DCOEFF
-- Roffset = Yoffset + Acoeff' * Coffset
-- Goffset = Yoffset + (Bcoeff' + Ccoeff') * Coffset
-- Boffset = Yoffset + Dcoeff' * Coffset
--
-- ITU 601 (SDTV) standard:
-- if RGB data is between 0 and 255
-- R = Y + 1.40252 * (Cr - 0.5)
-- G = Y - 0.24642 * (Cr - 0.5) - 0.11840 * (Cb - 0.5)
-- B = Y + 1.77305 * (Cb - 0.5)
--
-- In order to better match the RGB2YCbCr module:
-- For R: ACoeff' = (1/CCOEF) value 2048/1460 is approximated instead of 1.40252
-- For B: DCoeff' = (1/DCOEF) value 2048/1155 is approximated instead of 1.77305
--
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entity Xil_YCrCb2RGB is
generic (
FAMILY_HAS_MAC: integer:= 1;
FABRIC_ADDS : integer:= 1; -- Adders are implemented using logic fabric based adders
IWIDTH : integer:= 9;
CWIDTH : integer:= 13; -- Coefficients are signed, CWIDTH.CWIDTH-2 format
MWIDTH : integer:= 23; -- ONLY FOR NON-V4: Controls bits witheld after mults.
OWIDTH : integer:= 9; -- OTHERWISE (default) IWIDTH+CWIDTH+1;
RGBMAX : integer:= 255;
RGBMIN : integer:= 0;
ACOEF : integer:= 2872; -- 1.4023 *pow2(CWIDTH-2)
BCOEF : integer:= -1461; -- -0.7133 *pow2(CWIDTH-2)
CCOEF : integer:= -703; -- -0.3434 *pow2(CWIDTH-2)
DCOEF : integer:= 3630; -- 1.7724 *pow2(CWIDTH-2)
ROFFSET : integer:= -366592; -- Should be MWIDTH bits wide
GOFFSET : integer:= 278016;
BOFFSET : integer:= -463616;
HAS_CLIP : integer:= 1;
HAS_CLAMP : integer:= 1);
port (
Y : in std_logic_vector(IWIDTH-1 downto 0); -- Y = a(R-G) + G + b(B-G)
Cr : in std_logic_vector(IWIDTH-1 downto 0); -- Cr = d(R-Y)
Cb : in std_logic_vector(IWIDTH-1 downto 0); -- Cb = c(B-Y)
R : out std_logic_vector(OWIDTH-1 downto 0);
G : out std_logic_vector(OWIDTH-1 downto 0);
B : out std_logic_vector(OWIDTH-1 downto 0);
V_SYNC_in : in std_logic := '0';
H_SYNC_in : in std_logic := '0';
PIX_EN_in : in std_logic := '1';
V_SYNC_out : out std_logic;
H_SYNC_out : out std_logic;
PIX_EN_out : out std_logic;
clk : in std_logic;
ce : in std_logic := '1';
sclr : in std_logic := '0');
end Xil_YCrCb2RGB;
architecture rtl of Xil_YCrCb2RGB is
-- High level constants
constant MODULE_LATENCY : integer := YCrCb2RGB_LATENCY(FAMILY_HAS_MAC, FABRIC_ADDS, HAS_CLIP, HAS_CLAMP); -- ADDER_DELAY is set to 1, MULT_DELAY is 2
constant ACOEFvec : std_logic_vector(CWIDTH-1 downto 0) := conv_std_logic_vector(ACOEF, CWIDTH); -- ACOEF SRL ACOEFF_RANGE, CWIDTH); -- ACOEFF constant is normalized
constant BCOEFvec : std_logic_vector(CWIDTH-1 downto 0) := conv_std_logic_vector(BCOEF, CWIDTH); -- BCOEF SRL BCOEFF_RANGE, CWIDTH); -- BCOEFF constant is normalized
constant CCOEFvec : std_logic_vector(CWIDTH-1 downto 0) := conv_std_logic_vector(CCOEF,CWIDTH);
constant DCOEFvec : std_logic_vector(CWIDTH-1 downto 0) := conv_std_logic_vector(DCOEF,CWIDTH);
constant Goffsetvec : std_logic_vector(MWIDTH-1 downto 0) := conv_std_logic_vector(GOFFSET,MWIDTH);
constant Roffsetvec : std_logic_vector(MWIDTH-1 downto 0) := conv_std_logic_vector(ROFFSET,MWIDTH);
constant Boffsetvec : std_logic_vector(MWIDTH-1 downto 0) := conv_std_logic_vector(BOFFSET,MWIDTH);
constant MAXvec : std_logic_vector(OWIDTH+1 downto 0) := conv_std_logic_vector(RGBMAX,OWIDTH+2);
constant MINvec : std_logic_vector(OWIDTH+1 downto 0) := conv_std_logic_vector(RGBMIN,OWIDTH+2);
-- This is the delay of a virtex4 multiplier followed by a rounder. In order to facilitate
-- grouping the rounder with the mult into the same DSP48, overall latency must be 2
-- Low level constants
constant logic0 : std_logic := '0';
constant logic1 : std_logic := '1';
-- signal declarations
signal Cr_delay : std_logic_vector(IWIDTH downto 0);
signal Cb_delay : std_logic_vector(IWIDTH downto 0);
signal Cb_unsign : std_logic_vector(IWIDTH downto 0);
signal Y_delay : std_logic_vector(IWIDTH-1 downto 0);
signal Y_padded : std_logic_vector(OWIDTH downto 0);
signal Acoef_by_Cr : std_logic_vector(IWIDTH+CWIDTH downto 0);
signal Bcoef_by_Cr : std_logic_vector(IWIDTH+CWIDTH downto 0);
signal Ccoef_by_Cb : std_logic_vector(IWIDTH+CWIDTH downto 0);
signal Dcoef_by_Cb : std_logic_vector(IWIDTH+CWIDTH downto 0);
signal Acoef_by_Cr_rnd : std_logic_vector(MWIDTH downto 0);
signal Bcoef_by_Cr_rnd : std_logic_vector(MWIDTH downto 0);
signal Ccoef_by_Cb_rnd : std_logic_vector(MWIDTH downto 0);
signal Dcoef_by_Cb_rnd : std_logic_vector(MWIDTH downto 0);
signal G_int : std_logic_vector(OWIDTH+1 downto 0);
signal B_int : std_logic_vector(OWIDTH+1 downto 0);
signal R_int : std_logic_vector(OWIDTH+1 downto 0);
signal G_postmax : std_logic_vector(OWIDTH+1 downto 0);
signal B_postmax : std_logic_vector(OWIDTH+1 downto 0);
signal R_postmax : std_logic_vector(OWIDTH+1 downto 0);
signal G_postmin : std_logic_vector(OWIDTH+1 downto 0);
signal B_postmin : std_logic_vector(OWIDTH+1 downto 0);
signal R_postmin : std_logic_vector(OWIDTH+1 downto 0);
signal sync_in : std_logic_vector(2 downto 0);
signal sync_out : std_logic_vector(2 downto 0);
begin
---------------------------------------------------------------------
-- Generate the output sync signals
---------------------------------------------------------------------
SYNC_in(2) <= PIX_EN_in;
SYNC_in(1) <= V_SYNC_in;
SYNC_in(0) <= H_SYNC_in;
del_SYNC : entity work.delay(rtl)
generic map (
width => 3,
delay => MODULE_LATENCY )
port map (
clk => clk,
d => SYNC_in,
q => SYNC_out,
ce => ce);
PIX_EN_out <= SYNC_out(2);
V_SYNC_out <= SYNC_out(1);
H_SYNC_out <= SYNC_out(0);
--------------------------------------------------------------------
-- Create and round Cb*BCOEFF, Cb*DCOEFF, Cr*ACOEFF, Cr*CCOEFF
--------------------------------------------------------------------
del_Cr : entity work.delay(rtl) -- Delay Cr, so Acoef_by_Cr arrives in sync
generic map ( -- with Ccoef_by_Cb to the adder/rounder
width => IWIDTH,
delay => 1)
port map (
clk => clk,
d => Cr,
q => Cr_delay(IWIDTH-1 downto 0),
ce => ce);
del_Cb : entity work.delay(rtl) -- Delay Cb, so Dcoef_by_Cb arrives in sync
generic map ( -- with B_int and G_int are in sync.
width => IWIDTH,
delay => 1)
port map (
clk => clk,
d => Cb,
q => Cb_delay(IWIDTH-1 downto 0),
ce => ce);
Cb_unsign(IWIDTH-1 downto 0) <= Cb;
Cb_unsign(IWIDTH) <= '0'; -- Making sure that Cb and Cr signals are
Cb_delay(IWIDTH) <= '0'; -- interpreted as unsigned
Cr_delay(IWIDTH) <= '0'; -- at the mutlipliers
sp3_v2_v2p: if (FAMILY_HAS_MAC=0) generate
mult_aCr: entity work.mult(rtl) -- ACOEFF * Cr
generic map (
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH)
port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cr_delay,
b => ACOEFvec,
p => Acoef_by_Cr);
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mult_bCr: entity work.mult(rtl) -- BCOEFF * Cr
generic map (
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH)
port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cr_delay,
b => BCOEFvec,
p => Bcoef_by_Cr);
mult_cCb: entity work.mult(rtl) -- CCOEFF * Cb
generic map (
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH)
port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cb_unsign,
b => CCOEFvec,
p => Ccoef_by_Cb);
mult_dCb: entity work.mult(rtl) -- DCOEFF * Cb
generic map (
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH)
port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cb_delay,
b => DCOEFvec,
p => Dcoef_by_Cb);
round_aCr : entity work.radd_sub_sclr(rtl) -- Rounding and offset compensating R with one adder
generic map (
width => MWIDTH,
add => true,
fabric=> 1)
port map (
a => Acoef_by_Cr(IWIDTH+CWIDTH-1 downto IWIDTH+CWIDTH-MWIDTH),
b => Roffsetvec,
s => Acoef_by_Cr_rnd,
c_in => logic0,
clk => clk,
ce => ce,
sclr => sclr);
round_bCr : entity work.radd_sub_sclr(rtl) -- Adding and Rounding of Ccoef_by_Cr and Bcoef_by_Cb_rnd using one adder
generic map (
width => MWIDTH,
add => true,
fabric=> 1)
port map (
a => Bcoef_by_Cr(IWIDTH+CWIDTH-1 downto IWIDTH+CWIDTH-MWIDTH),
b => Ccoef_by_Cb_rnd(MWIDTH-1 downto 0),
s => Bcoef_by_Cr_rnd,
c_in => logic0,
clk => clk,
ce => ce,
sclr => sclr);
round_cCb : entity work.radd_sub_sclr(rtl) -- Rounding and offset compensating G with one adder
generic map (
width => MWIDTH,
add => true,
fabric=> 1)
port map (
a => Ccoef_by_Cb(IWIDTH+CWIDTH-1 downto IWIDTH+CWIDTH-MWIDTH),
b => Goffsetvec,
s => Ccoef_by_Cb_rnd,
c_in => logic0,
clk => clk,
ce => ce,
sclr => sclr);
round_dCb : entity work.radd_sub_sclr(rtl) -- Rounding and offset compensating G with one adder
generic map (
width => MWIDTH,
add => true,
fabric=> 1)
port map (
a => Dcoef_by_Cb(IWIDTH+CWIDTH-1 downto IWIDTH+CWIDTH-MWIDTH),
b => Boffsetvec,
s => Dcoef_by_Cb_rnd,
c_in => logic0,
clk => clk,
ce => ce,
sclr => sclr);
end generate;
v4: if (FAMILY_HAS_MAC = 1) generate -- DSP48 based implementation
mult_aCr: entity work.mac(rtl) -- ACOEFF * Cr + Roffsetvec
generic map ( -- offset contains rounding const
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH,
OWIDTH => MWIDTH,
ROUND_MODE=> 0,
HAS_C => 1)
port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cr_delay,
b => ACOEFvec,
c => Roffsetvec,
p => Acoef_by_Cr_rnd(MWIDTH downto 1));
-- sign extension for simulation (v4 results are the same as s3_v2_v2p)
--Acoef_by_Cr_rnd(IWIDTH+CWIDTH) <= Acoef_by_Cr_rnd(IWIDTH+CWIDTH-1);
mult_BCr: entity work.mac(rtl) -- BCOEFF * Cr + CCOEFF * Cb + Goffsetvec
generic map (
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH,
OWIDTH => MWIDTH,
ROUND_MODE=> 0,
CREG => 0, -- use Pcascade chain
HAS_C => 1)
port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cr_delay,
b => BCOEFvec,
c => Ccoef_by_Cb_rnd(MWIDTH downto 1),
p => Bcoef_by_Cr_rnd(MWIDTH downto 1));
-- sign extension for simulation (v4 results are the same as s3_v2_v2p)
--Bcoef_by_Cr_rnd(IWIDTH+CWIDTH) <= Bcoef_by_Cr_rnd(IWIDTH+CWIDTH-1);
mult_cCb: entity work.mac(rtl) -- CCOEFF * Cb + Goffsetvec
generic map ( -- offset contains rounding const
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH,
OWIDTH => MWIDTH,
ROUND_MODE=> 0,
HAS_C => 1)
port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cb_unsign,
b => CCOEFvec,
c => Goffsetvec,
p => Ccoef_by_Cb_rnd(MWIDTH downto 1));
-- sign extension for simulation (v4 results are the same as s3_v2_v2p)
-- Ccoef_by_Cb_rnd(IWIDTH+CWIDTH) <= Ccoef_by_Cb_rnd(IWIDTH+CWIDTH-1);
mult_DCb: entity work.mac(rtl) -- DCOEFF * Cb + Boffsetvec
generic map ( -- offset contains rounding const
IWIDTHA => IWIDTH+1,
IWIDTHB => CWIDTH,
OWIDTH => MWIDTH,
ROUND_MODE=> 0,
HAS_C => 1)
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port map (
clk => clk,
ce => ce,
sclr => sclr,
a => Cb_delay,
b => DCOEFvec,
c => Boffsetvec,
p => Dcoef_by_Cb_rnd(MWIDTH downto 1));
-- sign extension for simulation (v4 results are the same as s3_v2_v2p)
--Dcoef_by_Cb_rnd(IWIDTH+CWIDTH) <= Dcoef_by_Cb_rnd(IWIDTH+CWIDTH-1);
-- Acoef_by_Cr_rnd(MWIDTH) <= Acoef_by_Cr_rnd(MWIDTH-1);
-- Bcoef_by_Cr_rnd(MWIDTH) <= Bcoef_by_Cr_rnd(MWIDTH-1);
-- Ccoef_by_Cb_rnd(MWIDTH) <= Ccoef_by_Cb_rnd(MWIDTH-1);
-- Dcoef_by_Cb_rnd(MWIDTH) <= Dcoef_by_Cb_rnd(MWIDTH-1);
Acoef_by_Cr_rnd(0) <= '0';
Bcoef_by_Cr_rnd(0) <= '0';
Ccoef_by_Cb_rnd(0) <= '0';
Dcoef_by_Cb_rnd(0) <= '0';
end generate;
--------------------------------------------------------------------
-- Add Y component
--------------------------------------------------------------------
del_Y : entity work.delay(rtl) -- Delay matching: y is delayed so it can be combined with rounded signals
generic map (
width => IWIDTH,
delay => 4) -- 3+FAMILY_HAS_MAC -- ADD_DELAY(FAMILY_HAS_MAC, FABRIC_ADDS)+MULT_DELAY(FAMILY_HAS_MAC)
port map (
clk => clk,
d => Y,
q => y_delay,
ce => ce);
connect_Y: if (IWIDTH=OWIDTH) generate
Y_padded(IWIDTH-1 downto 0) <= y_delay;
end generate;
padd_Y: if (IWIDTH<OWIDTH) generate
Y_padded(OWIDTH-1 downto OWIDTH-IWIDTH) <= y_delay;
Y_padded(OWIDTH-IWIDTH-1 downto 0) <= (others => '0');
end generate;
truncate_Y: if (IWIDTH>OWIDTH) generate
Y_padded(OWIDTH-1 downto 0) <= y_delay(IWIDTH-1 downto IWIDTH-OWIDTH);
end generate;
Y_padded(OWIDTH) <= '0'; -- Makes sure Y_padded is unsigned positive
add_R : entity work.radd_sub_sclr(rtl)
generic map (
width => OWIDTH+1,
add => true,
a_signed => true,
b_signed => false,
delay => 2-FABRIC_ADDS,
fabric => FABRIC_ADDS)
port map (
clk => clk,
a => Acoef_by_Cr_rnd(MWIDTH-2 downto MWIDTH-OWIDTH-2),
b => Y_padded,
s => R_int,
c_in => logic0,
ce => ce,
sclr => sclr);
add_G : entity work.radd_sub_sclr(rtl) --
generic map (
width => OWIDTH+1,
add => true,
a_signed => true,
b_signed => false,
delay => 2-FABRIC_ADDS,
fabric => FABRIC_ADDS)
port map (
clk => clk,
a => Bcoef_by_Cr_rnd(MWIDTH-2 downto MWIDTH-OWIDTH-2),
b => Y_padded,
s => G_int,
c_in => logic0,
ce => ce,
sclr => sclr);
add_B : entity work.radd_sub_sclr(rtl) --
generic map (
width => OWIDTH+1,
add => true,
a_signed => true,
b_signed => false,
delay => 2-FABRIC_ADDS,
fabric => FABRIC_ADDS)
port map (
clk => clk,
a => Dcoef_by_Cb_rnd(MWIDTH-2 downto MWIDTH-OWIDTH-2),
b => Y_padded,
s => B_int,
c_in => logic0,
ce => ce,
sclr => sclr);
-----------------------------------------------------
-- clipping and clamping of R,G,B
-----------------------------------------------------
clip: if (HAS_CLIP=1) generate
max_R : entity work.max_sat(rtl) -- Add the logic to catch overflow saturation (max)
generic map (width => OWIDTH+2)
port map (
a => R_int,
max => MAXvec,
ma => R_postmax,
clk => clk,
ce => ce,
sclr => sclr);
max_G : entity work.max_sat(rtl) -- Add the logic to catch overflow saturation (max)
generic map (width => OWIDTH+2)
port map (
a => G_int,
max => MAXvec,
ma => G_postmax,
clk => clk,
ce => ce,
sclr => sclr);
max_B : entity work.max_sat(rtl) -- Add the logic to catch overflow saturation (max)
generic map (width => OWIDTH+2)
port map (
a => B_int,
max => MAXvec,
ma => B_postmax,
clk => clk,
ce => ce,
sclr => sclr);
end generate;
no_clip: if (HAS_CLIP/=1) generate
R_postmax <= R_int;
G_postmax <= G_int;
B_postmax <= B_int;
end generate;
clamp: if (HAS_CLAMP=1) generate
min_R : entity work.min_sat(rtl) -- Add the logic to catch underflow saturation (min)
generic map (width => OWIDTH+2)
port map (
a => R_postmax,
min => MINvec,
ma => R_postmin,
clk => clk,
ce => ce,
sclr => sclr);
min_G : entity work.min_sat(rtl) -- Add the logic to catch underflow saturation (min)
generic map (width => OWIDTH+2)
port map (
a => G_postmax,
min => MINvec,
ma => G_postmin,
clk => clk,
ce => ce,
sclr => sclr);
min_B : entity work.min_sat(rtl) -- Add the logic to catch underflow saturation (min)
generic map (width => OWIDTH+2)
port map (
a => B_postmax,
min => MINvec,
ma => B_postmin,
clk => clk,
ce => ce,
sclr => sclr);
end generate;
no_clamp: if (HAS_CLAMP/=1) generate
R_postmin <= R_postmax;
G_postmin <= G_postmax;
B_postmin <= B_postmax;
end generate;
R <= R_postmin(OWIDTH-1 downto 0);
G <= G_postmin(OWIDTH-1 downto 0);
B <= B_postmin(OWIDTH-1 downto 0);
end rtl;
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本版专家分：0
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ACOEF : integer:= 2872; -- 1.4023 *pow2(CWIDTH-2)
BCOEF : integer:= -1461; -- -0.7133 *pow2(CWIDTH-2)
CCOEF : integer:= -703; -- -0.3434 *pow2(CWIDTH-2)
DCOEF : integer:= 3630; -- 1.7724 *pow2(CWIDTH-2)
ROFFSET : integer:= -366592; -- Should be MWIDTH bits wide
这些怎么理解？
为什么1.4023 对应2872？
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本版专家分：11515 -
xuexi
-- * 2048
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本版专家分：20
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...是不是应该加上些标注阿，不然怎么看的懂...
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本版专家分：239 -
integer和real只能仿真不能综合吧？？？
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本版专家分：275
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我也想了解，谢谢LZ.
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- GENERIC类属说明语句 类属 GENERIC 参量是一种端口界面常数 常以一种说明的形式放在实体或块结 构体前的说明部分 类属为所说明的环境提供了一种静态信息通道 类属与常数不同 常 数只能从设计实体的内部得到赋值 且不能再改变 而类属的值可以由设计实体外部提供 因此 设计者可以从外面通过类属参量的重新设定而容易地改变一个设计实体或一个元件 的内部电路结构和规模 类属说明的一般书写
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- 首先出现这个异常，常见的原因是从 Object 往 int 或 double 进行转换。Object 是所有对象的根类，但是不包括基本类型。所以转换的时候会将其转<em>换为</em> Double 和 Integer 类，究竟转<em>换为</em>哪一个，根据其所储存的数值而定，如果没有小数，则转<em>换为</em> Integer，否则是Double（以上是在我所做的实验中得出的，不可避免会存在片面和不完整，但在此实验中是这样）。而这两者之间...
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- 格雷码的特点：相邻的两个码组之间仅有一位不同。普通二进制码与格雷码之间可以相互转换。下面将作简要的介绍。 1.二进制码转换成格雷码比较简单，一步到位 gray=(bin>>1)^bin; 2.格雷码转换成二进制码稍显复杂，需要递推 说明：将格雷码最高位赋值给二进制码最高位,即bin[N]=gray[N]， 然后bin[i-1]=gray[i
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- 将二进制数转化为BCD码的EDA的VDHL程序
- 对“视觉机器学习20讲配套仿真代码”的研究心得---流形学习
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- java-String与Integer的相互转化
- 一、Integer转String //方法一:Integer类的静态方法toString() Integer a = 2; String str = Integer.toString(a) //方法二:Integer类的成员方法toString() Integer a = 2; String str = a.toString(); //方法三:String类的静态方法valueOf() In
- Sqlite数据类型
- 前言 最近想学习使用Android自带的sqlite数据库，首先需要了解一下sqlite提供的数据类型，方便见表
- java Integer与int的装箱（缓存）与拆箱
- 装箱与拆箱的含义：JAVA中的自动装箱指的是把基本类型的值转<em>换为</em>对应的包装类对象，自动拆箱则相反。如下代码所示： Integer i1=100; int i2=i1; 分析如下： （1）Integer i1=100实现了自动装箱，底层调用了调用包装类的valueOf方法，也就是Integer.valueOf(100)。 （2）int i2=i1实现了自动拆箱，底层调用包装类的intValu
- INTEGER和REAL如何相互转换?
- 我在绘图中需要使用REAL数据,但是CANVAS给的方法只支持INTEGER类型的参数,怎么办?而且REAL数据是带小数点的,不能舍去...求教
- String与Integer相互转换
- 一、Integer转String //方法一:Integer类的静态方法toString() Integer a = 2; String str = Integer.toString(a) //方法二:Integer类的成员方法toString() Integer a = 2; String str = a.toString(); //方法三:String类的静态方法valueOf() ...
- plist文件读取
- 1、在cocos2dx中支持的标签有： dict 、 key 、 <em>integer</em>
- 格雷码与二进制之间转换及VHDL实现
- 一、什么是格雷码？ 格雷码，又叫循环二进制码或反射二进制码，格雷码是我们在工程中常会遇到的一种编码方式，它的基本的特点就是任意两个相邻的代码只有一位二进制数不同，这点在下面会详细讲解到。格雷码的基本特点就是任意两个相邻的代码只有一位二进制数不同，这点很重要。常用的二进制数与格雷码间的转换关系如下表： 十进制数 自然二进制数 格雷码 十进制数 自然二进制数 格雷码 ...
- System Verilog LRM 学习笔记 -- 数据类型
- 一般的SystemVerilog专业书不会全方位细致的讲SV，所以过一遍Accellera的SV LRM还是很有必要的。 IEEE SV标准: IEEE 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language Accellera的...
- Gson格式转换Integer变为Double类型问题解决
- <em>问题</em>描述 在前后端分离的开发模式下，前后端交互通常采用JSON格式数据.自然会涉及到json字符串与JAVA对象之间的转换。实现json字符串与Java对象相互转换的工具很多，常用的有Json、Gson、FastJSON、Jackson等。一次测试中，在将返回给前端的json字符串反序列化为自定义的Response对象时，发现原先json中的Integer类型被转化为了Double类型。便于<em>问题</em>描...
- java中Integer、int和String之间相互转换方式
- 1.Integer转换成int的方法 Integer i = new Integer(10); int k = i.intValue(); 即Integer.intValue(); 2.int转换成Integer int i = 10; Integer it = new Integer(i); 3.String转换成int的方法 String str = "10"; ...
- long（Long）与int（Integer）之间的转换
- 最近由于在做一个众筹的项目，其中有一个查找项目
- Integer类型、int类型类型、String类型的相互转换
- int类型转换成Integer，String转换成Integer，int类转转换成String类型，String类型转换成Int类型，实现String类型向int类型的转换，将-1(整数)转<em>换为</em>字符串形式的二进制，将-1(整数)转<em>换为</em>字符串形式的十六进制，自动装箱和自动拆箱的机制
- Java数据类型中String、Integer、int的相互转换以及日期的转换
- 1.Integer转换成int的方法 Integer i; int k = i.intValue(); 即Integer.intValue(); 2.int转换成Integer int i; Integer it = new Integer(i); 3.String转换成int的方法 String str
- int和Integer 装箱和拆箱
- Integer是int的包装类，int则是java的一种基本数据类型 Integer变量必须实例化后才能使用，而int变量不需要 Integer实际是对象的引用，当new一个Integer时，实际上是生成一个指针指向此对象；而int则是直接存储数据值 Integer的默认值是null，int的默认值是0 public class Test { public static vo...
- sqlite3官方的常见问题
- 随便看了看，留着存个档。如果大家看到有什么错误，欢迎大家提出，谢谢 1. 怎么创建一个自增字段 把字段声明成 interger primary key 就可以了 例子 create table t1 ( a <em>integer</em> primary key , b <em>integer</em>); insert into t1 values (NULL, 10); s
- 关于verilog与VHDL之间转换的软件 X-HDL 笔记
- 现在大部分都是用verilog编写代码，但是偶尔也会看到别人写的VHDL代码，对于VHDL不是很熟悉的人来说，这个软件还是实用的。网上很多地方都可以下载到该软件，我的网盘里也有下载链接： 链接：https://pan.baidu.com/s/12ViHRmJIAW5eEwB67Vt_nw 提取码：1fmi 链接中有破解工具，破解方法，按照里面的操作手册一步一步操作就可以了。 初次使用有个...
- String与Integer 之间的转换
- 来自 ： http://hanric.spaces.live.com/blog/cns!b758f6a5183497ed!117.entry注：如果使用JDK5.0的话，JVM会自动完成装包解包的。 如何将字串 String 转换成整数 int? int i = Integer.valueOf(my_str).intValue(); int i
- VHDL中的BUFFER的使用
- VHDL中BUFFER与INOUT有什么区别呢?首先INOUT完全是双向的，也就是INOUT：=IN+OUT,对INOUT属性的PIN既可以写出也可以读入，他有2个寄存器，如...port(a:inout std_logic);...signal ccc,ddd:bitprocess(clk)begin...a...dddBUFFER： 一般比较少用
- String与Integer的相互转化
- String与Integer相互转化时，一定要注意空指针异常。
- XHDL之VHDL与Verilog语言互相转化
- 完美支持FPGA编写的<em>vhdl</em>语言与Verilog语言之间的互相转化，便于初学者同时掌握两种语言，以及更好地学习FPGA
- sql中的类型转换---学习
- CAST 和 CONVERT将某种数据类型的表达式显式转<em>换为</em>另一种数据类型。CAST 和 CONVERT 提供相似的功能。语法使用 CAST：CAST ( expression AS data_type ) 使用 CONVERT：CONVERT (data_type[(length)], expression [, style])参数expression是任何有
- VHDL数据类型转换
- VHDL 数据类型的转换 在 VHDL 中 , 数据类型的定义是十分严格的 , 不同类型的数据之间是不能进行运算或者赋值操作的 ,这一点读者一定要注意。对于某一数据类型的常量、变量、信号和文件之间进行运算或者赋值操作时 , 必须要保证数据类型的一致性 ,否则仿真和综合过程中 EDA工具将会给出错误信息。可见 , 数据类型的转换在编写 VHDL 程序中显得十分重要。 通常 , VHD
- sql Server中float、real、decimal（numeric）数据类型的区别
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- postgresql字符串类型转为int，bigint类型
- ALTER TABLE position ALTER COLUMN f4 SET DATA TYPE BIGINT USING f4 :: BIGINT 其中positon为表明，f4为列名
- 可综合&不可综合
- Verilog HDL和VHDL相比有很多优点，有C语言基础的话很容易上手。搜集了一些网上大神的经验总结和书上的例子，所以对于和我一样的初学者，这篇博客应该还是很有提高作用的，至于具体语法，任何一本书都讲的很详细。 0. HDL历史 HDL 是 Hardware Description Language 的缩写，中文名“硬件描述语言”，并不是“硬件设计语言（Hardwa
- 类型“Integer”的值无法转换为“System.IntPtr该如何解决
- 如下代码中的 错误 类型“Integer”的值无法转<em>换为</em>“System.IntPtr”。该如何解决呢？ Imports WindowsApplication1.WindowsFormsApplication1 Class form1 Private Sub button1_Click(ByVal sender As Object, ByVal e As EventArgs)
- X-HDL绿色版，VHDL转Verilog神器
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- Matlab产生独立可运行C代码
- 关于Matlab R2009a里，提到的比较多就是Real-time Workshop (虽然以前也有很多这方面的帮助） 最近跟Mathworks工程是will聊天，彻底询问了一下关于Matlab转换成独立可编译C代码的<em>问题</em>，得到的答复仍然是： 1：Simulink模型转换成<em>real</em>-time C代码已经很完美（包含比较新的Stateflow等） 2：Matlab的代码，如果是基
- Integer比较大小问题
- 看深入理解java虚拟机时候引发的思考 Integer类型比较的<em>问题</em>
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- 实现8421BCD码加法和二进制与十进制之间的相互转换功能 完成将6位二进制数值转换成2位BCD形式十进制数的功能 完成2位BCD码加法运算
- Integer数据和int数据之间的区别；
- // Integer类； //********构造方法********************* int n=3; Integer i1=new Integer(n); System.out.println(i1); String s=”111”;//数字类型； Integer i2=new Integer(s
- “CompareValidator1”的“ValueToCompare”属性的值“”无法转换为类型“Integer”。
- “CompareValidator1”的“ValueToCompare”属性的值“”无法转<em>换为</em>类型“Integer”。 刚进这个页面,还没来的及输入呢,又没有传参数
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- 将加法计数器的输出DOUT作为七段数码管的输入，显示计数的结果。该程序由四部分组成，分别是：加法计数器、数码管显示、通用偶数分频器、顶层调用文件。1）顶层调用文件--数码管显示 --通过拨码开关控制CLK,EN,LOAD； --通过独立按键控制RST. --v1.0 使用拨码开关产生时钟信号，不稳定。 --v1.1 增加分频器，以此产生时钟信号 library ieee; use iee...
- VHDL**8位二进制数转换成16位二进制数
- ` SIGNAL tmp_a: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL tmp_b: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL tmp_0: STD_LOGIC_VECTOR(15 DOWNTO 0); tmp_0 &amp;lt;= “00000000” &amp;amp; tmp_b WHEN tmp_a(0) = ‘1’ ELSE “0000...
- int与Integer的区别以及转换
- java是面向对象编程的语言，为了能够将这些基本数据类型当成对象操作，java为每个类型都引入了对应的包装类，<em>integer</em>就是int的包装类。 1.int是数据基本类型存在栈内，而<em>integer</em>是作为对象存在堆里面的； 2.Integer的默认值是null，而int的默认值却是0； 3.声明<em>integer</em>的变量需要实例化，而申明int的变量不需要实例化； 4.<em>integer</em>是对象，用一个
- java 中double型转化成int型
- 一个变量 double x； 不进行四舍五入操作： (int)x 进行四舍五入操作： Integer.parseInt(new java.text.DecimalFormat("0").format(x))
- 求助： vb 数据转成 float 方法
- 代码如下： Option Explicit Private Type makelong l As Long End Type Private Type makesingle f As Single End Type Private Sub Form_Load() Dim tl As makelong Dim tf As makesingle tl.l =
- int与Integer,long与Long的区别以及装箱与拆箱的理解
- 1,从数据类型看:int和long是基本数据类型,对其赋值属于数值引用,只能对其进行数值运算 Integer和Long是对象类型,既然是对象那就有属性,有方法,这都是基本数据类型不包含的. 2,在实际使用中,对二者要注意的便是,int和long的默认值是0,使用时不用对其做null判断,也就不会出现NoPointerException这种异常,反之,Integer和Long的默认值是null,
- sympy库使用：第1部分 基础（翻译 tcy）
- sympy库 2019/2/13 ===========================================================1.前言 1.1.参考文档 https://docs.sympy.org/latest/modules/solvers/inequalities.html 1.2.特点 可作为高级计算器进行交互式使用,完全用Python编...
- 怎样把integer类型直接转换为real类型啊？
- 比如我有一个整形数据x，我想要开平方根，但是要<em>real</em>类型的才可以，请问有什么直接的方法可以转换吗？
- int 和number相互转换
- int myInt；NSNumber *myNumber = [NSNumbernumberWithInt:myInt];int myInt = [myNumber intValue];；1. NSArray/NSMutableArray cannot hold ints or NSInteger>> although NSInteger is notationally similar to NSNumber, NSNumber is an object whileNSInteger is an alias
- Fortran 中的五种基本数据类型和派生类型介绍
- ! ! 编程环境Simply Fortran ! ! Fortran 中的五种基本数据类型和派生类型介绍 ! 五种基本数据类型分别为： ! 整型 ! 实型 ! 逻辑类型 ! 字符类型 ! 复数类型 program helloworld implicit none ! 1 整型 <em>integer</em> :: age ! 默认为4字节长度 <em>integer</em>(kind = 1) :: sex
- [js] js中string类型和int类型之间的转换
- JS中类型转换 在Java中，基本类型之间的强制转换也不是这样的，比如，整数要转换成字符串，必须使用Integer.toString()静态方法或者String.valueOf()静态方法，把字符串转<em>换为</em>整数，必须使用Integer.valueOf()。 可见，不能把JavaScript中的类型转换看作为“强制类型转换”。 在JavaScript中，Double类
- JAVA包装类及其拆箱装箱及Integer类拆装箱的细节
- ---------------------- ASP.Net+Unity开发、.Net培训、期待与您交流！ ---------------------- 在JAVA中，数据类型可分为两大种，基本数据类型（值类型）和类类型（引用数据类型）。基本类型的数据不是对象，所以对于要将基本数据类型当对象使用的情况，JAVA提供的包装类。基本类型和包装类的对应关系如下： int -- Integ
- String、Integer、Date之间的类型转换
- 1、包装数据类型与基本数据类型之间的转换 简单类型的变量转<em>换为</em>相应的包装类，可以利用包装类的构造函数。即：Boolean(booleanvalue)、Character(charvalue)、Integer(intvalue)、Long(longvalue)、Float(floatvalue)、Double(doublevalue) 例子： 正向转换：通过类包装器来new
- integer与byte的1维数组之间互转
- Sub Main() Dim num1 As Integer = 65536 Dim shi() As Byte = System.BitConverter.GetBytes(num1) Dim list As New List(Of Byte) '存放要发送数据的列表 For i = 0 To shi.Count - 1 ...
- Verilog数据类型
- 作者： 原作网址：
- 数据处理中四种基本数据类型的区别（Nominal, ordinal, interval, & ratio data）
- 具体细节见自己写的文档，F盘 Nominal,Ordinal,Interval and Ratio分别是定类、定序、定距、定比,定类变量值只是分类,如性别变量的男女；定序变量值可以排序,但不能加减,如年级变量；定距变量值是数字型变量,可以加减；定比变量值和定距变量值唯一区别是不存在基准0,即当变量值为0时不是表示没有,如温度变量,当温度为0时,并不是表示没有温度,这样温度就为定距变量,而不...
- java-string转换成integer的方式及原理
- 1 Integer.parseInt（String str）方法 public static int parseInt(String s) throws NumberFormatException { //内部默认调用parseInt(String s, int radix)基数设置为10 return parseInt(s...
- 关于SpringBoot bean无法注入的问题（与文件包位置有关）
- <em>问题</em>场景描述整个项目通过Maven构建，大致结构如下： 核心Spring框架一个module spring-boot-base service和dao一个module server-core 提供系统后台数据管理一个module server-platform-app 给移动端提供rest数据接口一个module server-mobile-api 其中server-platform-app 与
- 用ASP.NET生成的HotelManager下载
- 用ASP.NET做的，基本功能都有，很不错！！！！ 相关下载链接：[url=//download.csdn.net/download/ygsj123/2000435?utm_source=bbsseo]//download.csdn.net/download/ygsj123/2000435?utm_source=bbsseo[/url]
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- 协同办公软件Domino平台中多附件上传实例 相关下载链接：[url=//download.csdn.net/download/duyang_ss/2024798?utm_source=bbsseo]//download.csdn.net/download/duyang_ss/2024798?utm_source=bbsseo[/url]
- 计算机仿真大赛赛题（2套）下载
- Ad Hoc网络中的区域划分和资源分配问题 ； 请仿真该旅客出行系统（必要时给出合理的假设），向旅客给出出行建议、向交通管理部门给出车辆运行管理建议，以达到保证旅客有尽可能高的舒适度； 。。。。 相关下载链接：[url=//download.csdn.net/download/oxygenbond/2218028?utm_source=bbsseo]//download.csdn.net/download/oxygenbond/2218028?utm_source=bbsseo[/url]
我们是很有底线的