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verilog语言中input[0:0]是什么数据类型
h2o_zz
2007-11-08 10:55:03
verilog语言中input[0:0]是什么数据类型
有段语言是这样的: input [0:0] Hclk0,Hsynco,Vsynco;
不懂啊.高人指点来着...
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verilog语言中input[0:0]是什么数据类型
verilog语言中input[0:0]是什么数据类型 有段语言是这样的: input [0:0] Hclk0,Hsynco,Vsynco; 不懂啊.高人指点来着...
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echo_wind2010
2010-11-30
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路过,顶下
shadowter
2010-11-30
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围观,大家都对,,,,
yangcltheerockchips
2010-08-16
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声明变量采用了parameter声明以增加灵活性
在具体应用是只需要1bit,例化该parameter为1bit,再网标中可能会产生[0:0]这种格式。
lgy198612
2010-08-14
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有些定义是为了考虑模块的通用性接口,比如例化fifo时,就可以选择1bit输出,有的选择多bit输出;
但是你不能用单一的信号线来和这种数组信号线连接。
闪闪
2010-08-04
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飘过。
hc888888
2010-08-02
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围观。。。。。
luotty
2010-07-30
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进来学习一下
benjaminweber
2010-07-15
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07 年的问题。。。。
zhengxx1980
2010-07-13
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学习了
zzpnihao
2010-07-12
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1楼和3楼说的很对
aamc2010
2010-06-13
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为什么是wire型呢,是reg还是wire后续应该有定义才对吧
hfCoder
2010-06-13
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不懂,帮顶
steve929
2010-06-13
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学习,围观大神
stanley1980
2010-06-12
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单bit wire型.
hc888888
2010-06-07
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学习一下
a14052058
2010-05-30
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学习中,谢谢楼主和楼上
zjf0000
2010-01-18
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一位wire输入
fq2168
2010-01-18
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学习一下
asak_1
2008-10-24
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楼主看到的代码可能是用软件直接生成的,没有对单位宽度的信号做特别处理。
renniyou
2008-10-04
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有些定义是为了考虑模块的通用性接口,比如例化fifo时,就可以选择1bit输出,有的选择多bit输出
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FPGA的ov7725摄像头采集模块,纯
verilog
实现提供源码压缩包和使用文档
Ov7725_rx模块是一个Ov7725摄像头接收模块,具有通用性,顶层接口如下: parameter RGB_TYPE;输出RGB
数据类型
; RGB_TYPE=1,输出24bit的RGB888视频; RGB_TYPE=0,输出16bit的RGB565视频;
Input
rst_n;输入复位,低电平有效;
Input
cam_pclk;输入ov7725摄像头的像素时钟信号;
Input
cam_href;输入Ov7725摄像头的数据有效信号;
Input
cam_vsync;输入Ov7725摄像头的场同步信号;
Input
[7:0] cam_data;输入Ov7725摄像头的数据信号; output [23:0] cmos_frame_data;输出的Ov7725摄像头数据;当RGB_TYPE=1,输出24bit的RGB888视频;RGB_TYPE=0,低16位输出16bit的RGB565视频,高8位为0,不需要管高8位; Output cmos_frame_valid;输出Ov7725摄像头的数据有效信号; Output cmos_frame_vsync;输出Ov7725摄像头的场
FPGA的ov5640摄像头采集模块,纯
verilog
实现提供源码压缩包和使用文档
parameter RGB_TYPE;输出RGB
数据类型
; RGB_TYPE=1,输出24bit的RGB888视频; RGB_TYPE=0,输出16bit的RGB565视频;
Input
rstn_i;输入复位,低电平有效;
Input
cmos_clk_i;由FPGA产生的ov5640摄像头驱动时钟,24M或者25M,这种情况的前提是你的ov5640摄像头没有外部晶振提供时钟,如果你的ov5640摄像头自带了外部晶振提供时钟,则此信号不需要输入,直接悬空或者给逻辑0;
Input
cmos_pclk_i;输入ov5640摄像头的像素时钟信号;
Input
cmos_href_i;输入ov5640摄像头的数据有效信号;
Input
cmos_vsync_i;输入ov5640摄像头的场同步信号;
Input
[7:0] cmos_data_i;输入ov5640摄像头的数据信号; Output cmos_xclk_o;输出的ov5640摄像头驱动时钟,这种情况的前提是你的ov5640摄像头没有外部晶振提供时钟,如果你的ov5640摄像头自带了外部晶振提供时钟,则此信号不需要管,直接不接即可
寄存器实验报告.doc
寄存器实验报告 实验目的 1. 了解寄存器的分类方法,掌握各种寄存器的工作原理; 2. 学习使用
Verilog
HDL
语言
设计两种类型的寄存器。 二、实验设备 PC 微机一台,TD-EDA 实验箱一台,SOPC 开发板一块。 三、实验内容 寄存器
中
二进制数的位可以用两种方式移入或移出寄存器。第一种方法是以串行的方式 将数据每次移动一位,这种方法称之为串行移位(Serial Shifting),线路较少,但耗费时间较多。第二种方法是以并行的方式将数据同时移动, 这种方法称之为并行移位(Parallel Shifting),线路较为复杂,但是数据传送的速度较快。因此,按照数据进出移位寄存器 的方式,可以将移位寄存器分为四种类型:串行输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器(Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并行输入并行输出移位寄存器(Parallel In-Parallel Out)。 本实验使用
Verilog
HDL
语言
设计一个八位并行输入串行输出右移移位寄存器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out),分别进行仿真、引脚分配并下载到电路板进行功能验证。 实验步骤 1.并行输入串行输出移位寄存器实验步骤 1). 运行Quartus II 软件,选择File New Project Wizard 菜单,工程名称及顶层文件名称为SHIFT8R,器件设置对话框
中
选择Cyclone 系列EP1C6Q240C8 芯片,建立新工程。 2.) 选择File New 菜单,创建
Verilog
HDL 描述
语言
设计文件,打开文本编辑器界面。 3.) 在文本编辑器界面
中
编写
Verilog
HDL 程序,源程序如下: module SHFIT8R(din,r_st,clk,load,dout);
input
[7:0]din;
input
clk,r_st,load; output dout; reg dout; reg [7:0]tmp; always @(posedge clk) if(!r_st) begin dout<=0; end else begin if(load) begin tmp=din; end else begin tmp[6:0]=tmp[7:1]; tmp[7]=0; end dout<=tmp[0]; end endmodule 4). 选择File Save As 菜单, 将创建的VHDL 设计文件保存为工程顶层文件名 SHIFT8R.V。 5). 选择Tools Compiler Tool 菜单,编译源文件。编译无误后建立仿真波形文件SHIFT8R.VWF。选择Tools Simulato r Tool 菜单进行仿真。 时序仿真: 功能仿真: 6). 分析仿真结果,仿真正确后选择Assignments Assignment Editor 菜单,对工程进行引脚分配。分配结果如下表所 "引脚名称 "引脚顺序 "引脚顺序 "引脚名称 " "Din[0] "PIN_175 "Din[6] "PIN_181 " "Din[1] "PIN_176 "Din[7] "PIN_182 " "Din[2] "PIN_177 "load "PIN_194 " "Din[3] "PIN_178 "clk "PIN_28 " "Din[4] "PIN_179 "R_st "PIN_3 " "Din[5] "PIN_180 "dout "PIN_2 " 7). 选择Tools Compiler Tool 菜单,点击"Start"按钮对此工程进行编辑,生成可以配置到FPGA 的SOF 文件。 8). 使用TD-EDA 实验系统及SOPC 开发板,如图3-6-1 所示进行实验接线,将ByteBlaster II 下载电缆插入SOPC 开发板的JTAG 下载接口。仔细检查确保接线无误后打开电源。 9). 在Quartus II 软件
中
,选择Tools Programmer 菜单,对芯片进行配置。 10). 配置完成后验证移位寄存器的正确性。 2.串行输入并行输出寄存器实验步骤 1). 运行Quartus II 软件,选择File New Project Wizard 菜单,工程名称及顶层文件名称为SHIFT8,器件设置对话框
中
选择Cyclone 系列EP1C6Q240C8 芯片,建立新工程。 2). 选择File New 菜单,创建
Verilog
HDL 描述
语言
设计文件,打开文本编辑器界面。 3). 在文本
Verilog
数字系统教程学习——
Verilog
语法的基本概念
这就是说,无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用
Verilog
语言
来建立电路模型。,它可以对上面介绍的电路模块(无论是行为的或者结构的)进行全面的测试。通过观测被测试模块的输出信号是否符合要求,可以调试和验证逻辑系统的设计和结构正确与否,并及时发现问题修改。如果门级结构模块和具体的工艺技术结合起来,并加上布局布线引入的延迟模型,此时进行的仿真称为。
Verilog
还可以用于描述变化的测试信号,描述测试信号的变化和测试过程的模块也称为。把示例1或者示例2转换为示例3的过程称为。
Verilog
学习(1):概念,模块,
数据类型
,运算符表达式
Verilog
学习(1):概念,模块,
数据类型
,运算符表达式
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