这里有玩Quartus II的伐? 用VHDL编过计数器的帮忙 [问题点数:20分]

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红花 2006年11月 硬件/嵌入开发大版内专家分月排行榜第一
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10进制计数器vhdl程序设计报告
10进制<em>计数器</em> <em>vhdl</em>程序 <em>quartus</em>仿真 带进位复位功能
Quartus使用Verilog设计计数器步骤全解
图片太多,不支持一次复制粘贴,就直接贴上传在我的博客的的网址了。 链接
用Quartus仿真计数器模块:
一:部分主体操作步骤:(省略顶层BDF文件及virlog文件过程及生成元件)1.观察<em>计数器</em>内部原理:2.创建vwf文件,添加node finder并仿真,观察波形和毛刺。3.使用signal tap 文件进行验证。二.0—9<em>计数器</em>中重点问题理解:(1)在①②,③④之间出现毛刺,因为OUT是几个子状态out[0][1][2][3]分别情况的组合,在输入端存在竞争,在输出端出现毛刺,即“冒险”。(2)...
EDA 数字时钟课程设计 Quartus II 闹钟 整点报时 含报告 源代码
一、设计内容 (利用QuartusⅡ软件,使用VHDL语言完成数字电子时钟的设计) 二、设计要求 1、具有时、分、秒的计数显示功能 2、具有清零功能,可对数字时钟的小时、分钟进行调整 3、12小时制和24小时制均可 三、总体实现方案 四、设计的详细步骤 五、总结
Quartus-II 半加器的设计
下面的设计均采用Quartus-II 16.0软件,因为版本大于9.0,所以仿真要使用外部软件。我使用的是modelsim来做的仿真,包括时序仿真和功能仿真。 一、实验原理 半加器的设计由两个基本逻辑门元件组成,包括与门和逻辑门。 半加器的逻辑表述为:SO = A ⊕B; CO = A ● B; 就是SO等于A异或B,CO等于A与B。其中SO是和值端口,CO是进位端口,A、B是数据输入端口
vhdl实验二(异步触发十进制加法计数器
<em>vhdl</em>实验二(异步触发十进制加法<em>计数器</em>),有源程序,仿真图,eda2000连接图。
基于DE2-115开发板LCD显示
基于DE2-115开发板 实现LCD显示及跑马灯等功能,还有相关的硬件开发流程
VHDL 0-99计数器
用VHDL实现0-99计数并在两个数码数码管上显示出来。
FPGA基础实验:计数器设计、波形仿真、SignalTap调试
FPGA<em>计数器</em>设计、波形仿真、SignalTap调试 实验一:设计一个0-17的<em>计数器</em>,当计数值为17的时候,OV输出1,其他输出0,注意设定合理的信号位宽 实验二:针对以上<em>计数器</em>,修改输出逻辑,当计数值为0-8时,OV输出0,9-17时OV输出1 实验三:对实验二用SignalTap验证 实验一: 1、<em>计数器</em>模块例化程序(Verilog HDL):module count
VHDL 实现一位全加器以及 Quartus II 初探
一. 实验说明 使用软件:Quartus II 5.0 实验要求说明:设计一个一位全加器(full adder) 1.引脚功能表 逻辑说明:XOR 为异或 ,AND 为 与, OR 为或。输入包括两个加数与一个进位信号;输出包括一个本位和与进位信号 2. VHDL 实现 use ieee.std_logic_1164.all; entity full_adder1 is p...
在QuartusII仿真中输入激励波形数据
在fpga的设计仿真中,我们需要输入测试数据,当量小的时候我们可以手动输入,当当处理的量多时,我们可以使用其它方法
quartus 15.0 Verilog语言实现led流水灯 仿真入门
仿真的步骤参照之前的博客,ledtest.v程序代码: 运行编译。 vwf文件:
verilog hdl vhdl实用例子100个 quartus 2 仿真 源程序
verilog hdl <em>vhdl</em>实用例子100个 <em>quartus</em> 2 仿真 源程序
秒表VHDL程序
秒表VHDL程序,使用<em>quartus</em> II,用6进制<em>计数器</em>,10进制<em>计数器</em>搭成的秒表。
quartus9.0拼接4-16译码器和12位、20位计数器
拼接4-16译码器         12位<em>计数器</em> 20 20位<em>计数器</em> 波形仿真中出现尖刺的原因是存在竞争-冒险。
基于VHDL语言的60进制加法计数器
这是一个由VHDL语言实现的60进制的加法<em>计数器</em>的实例代码。
基于QuartusⅡ的打地鼠程序
通过EN开关来控制整个程序,EN为0时显示学号,为1时开始运行程序。 当EN为1时,程序开始运行,四盏灯开始随机亮,并开始30秒倒计时,数码管显示剩余时间,分数和当前难度。按下其中一个按键,如果此时地鼠与按键相匹配,则视为打中地鼠,计分加一且指示灯亮一下,否则指示灯长暗。 当倒计时完闭后游戏结束,不再计分,且数码管显示本次成绩。打开SW17,可查看历史成绩前三名。打开开关SW2可重置,关闭则重新开始游戏。可打开或关闭SW16来选择难度等级。 整个程序由八个主要模块组成:分频模块,随机数产生模块, 比较模块,数码管显示模块,计分模块,历史记录模块和倒计时模块。
EDA学习--Quartus II 9.1最基本的使用方法
Quartus II 9.1的最基础使用。环境:Quartus II 9.1 ================================================================================================== 创建工程 file->new project wizard, 修改以下内容,其他默认。 (1)选择保持的路径,
基于VHDL的四位计数器
本程序是基于VHDL的四位<em>计数器</em>,适用刚刚接触数字系统设计群体
[初学VHDL必看]FPGA实现DDS
经过我测试通过的,用VHDL编写DDS,模块鲜明,非常适合新手学习
12进制计数器的VHDL程序设计
12进制<em>计数器</em>的VHDL程序设计
Verilog自顶向下设计24进制和60进制计数器(FPGA)
提供Verilog自顶向下设计24进制和60进制<em>计数器</em>(1Hz,频率可调)并用数码管动态显示的代码,且两个程序皆在Basys2开发板上验证通过。程序思路:首先将程序分为4部分:分频程序、计数程序、数码管动态显示程序、顶部程序。合理安排输入与输出接口。注意顶部程序中的连接变量必须设置为wire型。24进制<em>计数器</em>代码下载地址:点击打开链接60进制<em>计数器</em>代码下载地址:点击打开链接觉得有用就赞一个~欢迎大...
基于Quartus的FPGA的倒计时器
完成了FPGA的倒计时器的开发,内含分频模块,主控模块,倒计时模块以及显示输出模块。
100进制计数器
基于<em>quartus</em> <em>ii</em>的100进制<em>计数器</em><em>vhdl</em>语言
16位加法器Verilog设计
module adder(A,B,C); //output C=A+B C={1'b,13'b}={sign,value} input CLK; input RST; input signed [15:0] A,B;//input parameter A={1'b,12'b}={sign,value} //...
在FPGA板上实现数字时钟的VHDL代码
这个数字时钟是一个可重新配置的24小时时钟,可用FPGA板显示七段LED上的小时,分​​钟和秒钟。此外,用户可以通过开关手动设置数字时钟的时间,包括小时和分钟。 数字时钟完整代码,点击国外课栈网“电子物语”专栏主题 ...
quartus || 怎样调用PLL 核
step1 这里我新建一个名为PLL的工程如下所示,准备调用一个PLL核 step2 点击菜单栏上的TOOls下拉菜单中的魔法棒 step3 在弹出的对话框中点击Next step4 这里我们选择输出文件类型选择为Verilog HDL,输出IP核名称为PLL_out,单击I/0下拉选择ALTPLL。(注意这里我的工程名为PLL所以 起的PLL核的名称不能和工程名一样所
用VHDL编写的流水灯程序
使用VHDL开发的流水灯程序,编译后可以下载到板子上
使用QUARTUS II做FPGA开发全流程,傻瓜式详细教程
使用QUARTUS II做FPGA开发全流程,傻瓜式详细教程
verilog 十进制计数Quartus 9.0
verilog ;十进制,<em>计数器</em>,QuartusII,实验
基于quartus II 设计的全加器VHDL,逻辑图以及VWF
基于<em>quartus</em> II实现的全加器 内含实现全加器的VHDL代码、逻辑图(BDF)以及激励波形文件(VWF)。
用FPGA实现AM调制的VHDL程序
FPGA实现的AM数字调制,编程语言室VHDL,开发环境是QuartusII8.0 。它很容易就能更改成其他的频率。
十进制计数器的设计
十进制<em>计数器</em>的设计 文件名必须与VHDL文件中的设计实体名保持一致。 总结:这次课程设计虽然在功能上完全实现了课题的要求,即实现了数据比较器的全部要求,但是相应的不足之处还应该考虑到。虽然是细节问题,但往往可以决定成败,试着理解程序。
EDA设计二十四进制和六十进制计数器
EDA 可编程逻辑 <em>计数器</em>设计 程序
Quartus 2 使用错误集锦
1.Error: Top-level design entity "test" is undefined 原因:顶层模块的module名 没有和 工程名同名 解决方法:把顶层模块的 module名 改成 和工程名 同名 2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port "clk
quartus软件设计实现8位二进制乘法器电路
一、选题目的1、学会使用<em>quartus</em>软件设计电路及对其进行仿真,设计实现8位二进制乘法器电路。2、学习并掌握8位二进制乘法器的原理、设计、分析和测试方法。二、设计目标采用移位相加的方法实现8位二进制乘法器电路。用户通过输入两个8位二进制数Y和B,八位乘法器可以实现其乘积,并输出结果。三、实现方案(包括原理框图和HDL设计流程图)该乘法器是由8位二进制加法器构成的以时序方式设计的乘法器,通过逐项移...
FPGA笔记(九)-实现ROM步骤
FPGA笔记(九)-实现ROM步骤 1、建立MIF文件(Memory Initialization File) 1、mif文件是在编译和仿真过程中作为存储器(ROM或RAM)初始化输入的文件。 2、选择好字位宽和字数 3、编辑每个地址上要存储的数 4、其实MIF文件可以直接用记事本另存为.mif文件来创建(在该工程文件夹下),当然也可以打开来修改 ADDRESS_RAD
Quartus-II 全加器的设计
Quartus-II 全加器的设计 一、全加器的实验原理 全加器可以由两个半加器和一个或门连接而成,这样得到的半加器电路称为顶层文件。 那么就要先设计好半加器和或门,全加器来调用半加器和或门就可以了。半加器的设计已经在前面提到过了。半加器设计过程链接:http://blog.csdn.net/zhengqijun_/article/details/53284245 下面全加器的设计采用
VHDL十进制计数器的源代码
十进制<em>计数器</em> 硬件描述语言 VHDL Quartus 2
4位二进制计数器VHDL源程序
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY cnt4e ISPORT(clk,ena:IN STD_LOGIC;        cout:OUT STD_LOGIC;           q:BUFFER INTEGER RANGE 0 TO 15);END cnt4e;ARCHITECTURE one OF cnt4
作业2:用Verilog实现12进制计数器
1.新建工程文件 2.新建Verilog文件,注意文件名称必须与工程相同, 编写完成后的文件如下图所示 通过TOOL工具栏的相关选项查看工程的RTL文件如下图所示 通过建立VWF仿真文件,并且加入使能信号、时钟信号后观察仿真的结果如下图所示。
用VHDL设计100进制加减计数器
这是用VHDL设计的100进制的加减<em>计数器</em>
基于quartus的数字频率计(DDS)设计
在<em>quartus</em> 里生成正弦波,三角波和锯齿波,每个模块也可以单独生成。
quartus2 基于原理图方式构建频率计
<em>quartus</em>2 基于原理图方式构建频率计
10进制计数器VHDL代码
10进制<em>计数器</em>VHDL代码 Library IEEE; Use IEEE.STD_LOGIC_1164.ALL; Use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter_10 is Port( reset : in std_logic; clock : in std_logic; num_out : out std_logic_vector(3 downto 0) ); end counter_10; architecture Behavior of counter_10 is signal temp: std_logic_vector(3 downto 0); begin num_out <= inner_reg; process(clock,reset)
锁存器(VHDL语言编写)
锁存器的使用可以大大的缓解处理器在这方面的压力。 VHDL编写的锁存器程序
Quartus II 管脚分配详解步骤
点击链接,下载海量FPGA学习资料! https://mp.weixin.qq.com/mp/homepage?__biz=MzU3OTczMzk5Mg==&amp;hid=7&amp;sn=ad5d5d0f15df84f4a92ebf72f88d4ee8&amp;scene=18&amp;uin=&amp;key=&amp;devicetype=Windows+10&amp;version...
模六十计数器
基于verilog的模六十技术器,用于basys2的开发
基于Quartus II 9.0版本编写的Verilog HDL编写的基本设计实例
包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法<em>计数器</em>、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法<em>计数器</em>、减法<em>计数器</em>、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过,能够正确运行和仿真。
Quartus II 创建工程例程
转换为符号文件,便于观察 删除框图。 分析综合 仿真编写Testbench 设置 现在就可以做仿真了,做仿真之前至少做一次分析综合。 修改为周期性的 ...
Veirlog 学习记录(2),十(多)进制可加可减计数器的实现
上一篇实现的是,十(多)进制的加计数。 这次是要加上减计数,也就是实现可加可减的操作,并且在板子上验证,这次设计没有加分频模块,时钟脉冲是用按键控制的,加分频也可以。 如果要加上一个减的功能,就是要在加计数的基础上加一个使能端up_down,使能端为1的时候,自加。为0的时候自减。同时从0减到9的时候要有一个借位。 代码如下: module M10_updown( input EN,CP...
Quartus ii 15.0+modelsim入门 第一个仿真例子
首次接触Quartus,记录一下第一个仿真例子。 1.设置Quartus中调用modelsim的路径:Tools-&amp;gt;Option -&amp;gt; General -&amp;gt; EDA Tool Options: Modelsim填上对应的安装路径(包括.exe的文件) 2.新建一个工程,设置工程文件名和路径,工程类型选Empty,Device family 中选择芯片 点击next,选择...
Quartus用数码管的显示电路
利用Quartus实现三位数码管的十六进制显示电路,已经自动分配好DDAI型管脚,可以直接下载验证结果
基于Quartus II 的FPGA/CPLD数字系统设计与应用(原理图编辑)
本文基于Quartus II 13.0版本举例说明原理图编辑的流程。 1 .建立新的工程 1). 指定工程名称:File->New Project Wizard打开向导对话框,选择工程路径和填写工程名和实体名(工程名和实体名相同),如下图 2).选择需要加入的文件和库,如果用户有其他设计文件或者自定义的库,可以在此添加,本例中没有,所以直接Next。 3).选择目标器件,按
Quartus II与ModelSim学习笔记(四)——Cyclone IV
 Cyclone IV
VHDL语言实现四人表决器
数字电路与逻辑设计实验,用Quartus 2软件VHDL语言实现的四人表决器
16位并行加法器,以quartus II程序画出的 计算机组成原理
计算机组成原理的作业,用<em>quartus</em> II 画出的16位并行运算器的电路图,是.bdf文件
vhdl语言60进制计数器及其数码显示
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ledcnt60 is port(clk,clr,ena:in std_logic;      cnt10,cnt6:out std_logic_vector(3 downto 0);      carry_out:out std_logi
Quartus II工程文件的后缀含义
Quartus II工程文件的后缀含义 本文为网络整理,大部分内容来自网络。 File Type Extension AHDL Include File .inc ATOM Netlist File .atm Block Design File .bdf
EDA设计-八位频率计设计
在电子技术中,频率是最基本的参数之一,并且与许多电参量的测量方案、测量结果都有十分密切的关系,因此频率的测量就显得更加重要。通过运用VHDL语言,实现8位数字频率计,并利用Quartus II 6.0集成开发环境进行编辑、综合、波形仿真,并下载到FPGA器件中,经实际电路测试,该系统性能可靠。
基于QUARTUS II VHDL编程eda
基于QUARTUS II 的VHDL编程实验,管教是分配好的,包含逻辑实验,视频实验等等
基于FPGA的可控倒计时计数器
实现的效果: (1)、能够自动倒计时,初始值可以在程序中设置; (2)、能够通过按键改变初始值(秒、分、时都可以); (3)、可以根据时钟进行相应的LED灯闪烁; 相应参数: (1)、使用芯片:Cyclone IV EP4CE10F17C8N (2)、输入时钟:50MHz 首先我们先来看一看设计流程图(从左到右): 输入:(1)、时钟输入;(2)、按键输入;(3)、复位键输入;...
quartus ii13.1 + verilog等精度数字频率计
已通过modelsim仿真验证,实际操作中可以串口发生NC和NX的值以供计算,误差<0.01%,频率范围1hz-150Mhz
VHDL任意进制计数器(含清零端,使能端)
用VHDL 语言编写的任意进制<em>计数器</em>,默认是十进制,将其中的九改成其他的数就会变成任意进制
FPGA开发:编辑工具——Notepad++、Gvim
FPGA下的编辑工具,我用的是GVIM、NOTEPAD++
利用QUARTUS II软件 电子秒表设计
1)秒表由5位七段LED显示器显示,其中一位显示“minute”,四位显示“second”,其中显示分辩率为0.01 s,计时范围是0—9分59秒99毫秒; 2)具有清零、启动计时、暂停计时及继续计时等控制功能; 3)控制开关为两个:启动(继续)/暂停计时开关和复位开关; 4)具有简单的记忆分析功能,即:能够记忆最近3次记录的时间,并用LED显示其中最大的时间值和最小的时间值。
VHDL实现简单的ALU
VHDL实现简单的ALU
8位二进制计数器vhdl源程序及原理图
8位二进制<em>计数器</em><em>vhdl</em>源程序及原理图,波形,源代码。
VHDL学习:利用Quartus自带库3步快速完成状态机
Quartus自带库里面有各种编程语言的模板,供开发者参考。 初学者利用VHDL实现状态机比较生疏的情况下,可以调出该模板,适当修改即可。 本文将描述如何利用Quartus自带库调出状态机模板,并适当修改完成状态机。
简易数字时钟的设计vhdl
①设计一个具有时、分、秒计时,6位时钟显示电路; ②该计时电路为24小时计时制。 实验报告的形式
很好的VHDL学习资料 VHDL编程的一些心得体会 VHDL语言学习总结
VHDL编程的一些心得体会 VHDL语言学习总结
QuartusII使用.mif文件初始化片内ram
   Quartus发布的版本比较多,在项目的进行中很肯能使用了不同版本,可能有此带来不同的问题。   最近在Quartus中使用了片内的双口RAM,但在用mif文件初始化的时候遇到了很大的问题,我放在工程文件下的mif文件经编译后总是会被Quartus修改,且最高几位都被改成FFFF,很是郁闷。   所建工程如下:  即以双口RAM和一产生读地址的<em>计数器</em>:双口RAM初始化中选择image
EDA电子设计(25分钟倒计时)(QuartusII)
压缩包内含:题目要求说明文档,QuartusII电路设计图,实验报告所需的图片(供粘贴打印用)
电子琴和音乐盒二合一音乐发生器Quartus vhdl eda
<em>vhdl</em>语言编写的 电子琴和音乐盒二合一功能的音乐发生器,在Quartus 5.0下编译下载成功,用的板是啥给忘记了,不过绝对好用,便宜量又足。祝好运。
模6计数器以及模10计数器(Verilog HDL语言设计)(Modelsim仿真与ISE综合)
目录 前言 模6<em>计数器</em> Verilog HDL语言描述 测试文件 仿真电路图 RTL Schematic Technology Schematic 模10<em>计数器</em> Verilog HDL语言描述 测试文件 仿真波形 RTL Schematic Technology Schematic 前言 详细地了解这些简单的<em>计数器</em>并非毫无意义的,因为它是组成大型<em>计数器</em>的小模块,如果大...
VHDL语言实现流水灯流水灯
用VHDL语言实现流水灯试验,用到QUARTER 软件 操作比较的简单,程序全在里面
基于quartus2的3分频VHDL代码
已经仿真过了,没有问题,大家可以放心使用,且根据三分频的思想,我们可以设计任意奇数分频的电路。
FPGA程序如何模块化设计?
综合与可综合的HDL设计 综合的定义 综合就是针对给定的电路实现功能和实现此电路的约束条件,如速度、功耗、成本及电路类型等,通过计算机进行优化处理,获得一个能满足上述要求的电路设计方案。  被综合的文件是HDL文件(或相应文件等),综合的依据是逻辑设计的描述和各种约束条件,综合的结果则是一个硬件电路的实现。该方案必须同时满足预期的功能和约束条件。对于综合来讲,满足要求的方案可
8位总线画法ALU (用Quartus II 软件绘制)
用Quartus II 软件绘制的8位ALU
vhdl中延时器的编写
最近由于项目的需要也是一直在开发fpga,有点心得。呵呵,主要是下面这个程序(延时器)启发了我,record一下: entity delay is port( en:in std_logic; clk:in std_logic; en_delay:out std_logic ); end delay; architecture Beha
基于QuartusII的交通灯设计EDA实验(Verilog版)
南昌大学2015年EDA实验课最后一个规定实验,Quartus版本为9.0,所用芯片为EP2C35F672C8
VHDL密码锁、十进制计数器的设计
用Quartus II的VHDL语言实现各种电路功能、比如四位密码锁的设计、和带异步复位的十进制加法<em>计数器</em>的设计。
quartus ii 和 modelsim 编译仿真的流程
暑假要弄fpga,上一次用好像是去年的暑假,感觉流程什么的忘了。所以这次一定要把流程
一步一步学做一个CPU——3,用QuartusII通过原理图完成与门电路设计
打开QuartusII软件,程序主界面如下: 1, 新建一个工程 点击File——>New Project Wizard,打开创建新工程向导,这里你将完成工程的基本设定选项。 1, Project name and directory——工程的名称与目录 2, Name of the top-level design entity——顶层设计实体的名称
VHDL语言testbench仿真的例子
参考:http://bbs.elecfans.com/jishu_418996_1_1.html 1.源代码 --六进制<em>计数器</em>的代码 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cnt6 is
jquery/js实现一个网页同时调用多个倒计时(最新的)
jquery/js实现一个网页同时调用多个倒计时(最新的) 最近需要网页添加多个倒计时. 查阅网络,基本上都是千遍一律的不好用. 自己按需写了个.希望对大家有用. 有用请赞一个哦! //js //js2 var plugJs={     stamp:0,     tid:1,     stampnow:Date.parse(new Date())/1000,//统一开始时间戳     ...
Professional C# 5.0 and .NET 4.5.1下载
Book Description Publication Date: February 24 2014 | ISBN 10: 1118833031 | ISBN 13: 978 1118833032 | Edition: 1 Comprehensive advanced coverage of C# 5 0 and NET 4 5 1 Whether you&quot;re a C# guru or transitioning from C C++ staying up to date is critical to your success Professional C# 5 0 a 相关下载链接:[url=//download.csdn.net/download/bobbyliao/7098705?utm_source=bbsseo]//download.csdn.net/download/bobbyliao/7098705?utm_source=bbsseo[/url]
chenjie987620下载
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