请问一下,是不是DMA,中断控制器是属于总线的而不是属于系统的啊???????

chinaonl2 2008-02-28 11:07:30
我的意思是说DMA,中断控制器是由总线决定的.而不是由系统决定的.
比如说,在一条总线上有1个DMA控制器,2个中断控制器.
而另一条总线使用2个DMA控制器,3个中断控制器.
这样说总线就由总线决定了DMA,中断控制器的个数
不知道我的理解是否正确?????????
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meiZiNick 2008-05-01
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以后需再关注,现在先帮你顶一下
knowledge_Is_Life 2008-04-30
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lz要干嘛?
chinaonl2 2008-02-29
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你还是误解了我的意思
我的意思是比如说在ISA总线上ISA规范会指明总线使用的一个可编程中断芯片
而EISA的规范则会规定使用两个可编程中断芯片来构成中断系统

意思是总线会根据自己的特征来安排中断芯片,DMA.各个总线的定义可能不同
还是请问是不是
cnzdgs 2008-02-29
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PC机上各种外设的地址是有规定的,就是地址总线有固定的接法。专用的计算机系统会根据自己的想法来设计。
chinaonl2 2008-02-29
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意思就是DMA,中断控制器应该是由总线标准定义的,而不是计算机系统定义的
cnzdgs 2008-02-28
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概念混乱,问题描述无法理解,建议先系统地学习一下微机原理。
总线分为地址总线、数据总线和控制总线,总线是一组不是一条。
CPU通过总线与内存和各种外设相连接。
第一章(1分填空) 电子计算机的发展:电子管计算机、晶体管计算机、中小规模集成电路计算机、超大规模集成电路计算机、人工智能计算机 计算机按性能和价格分为巨型机、大型机、小型机、微型机 CPU由算术逻辑部件和控制部件两大主要部分组成,实现运算功能和控制功能。 微型计算机以微处理器为核心,由微处理器、存储器、输入输出设备和系统总线组成。 微型计算机系统以微型计算机为主体,配上系统软件和外设以后形成的。 第二章(5分填空,1个名词解释,1个简答,1个判断,1个分析) 8086从功能上分为两部分:总线接口部件BIU和执行部件EU。 BIU由四个段寄存器,16位的指令指针寄存器,20位的地址加法器和6字节的指令队列组成 EU由四个通用寄存器,四个专用寄存器,标志寄存器,算术逻辑单元四部分组成。 总线周期:CPU完成某一明确规定的总线操作所需要的时间。 最基本总线周期:8086/8088系统中基本总线周期由四个时钟周期组成。 最小模式:就是在系统中只有8086或8088一个微处理器,在这种系统中,所有的总线控制信号都直接由8086或8088产生,系统中的总线控制电路被减少到最少。 最小模式:系统中总是包含有两个或多个微处理器,其中一个主处理器就是8086或者8088,其他的处理器称为协处理器,控制信号一般来自于总线控制器。 8086的主要操作主要有以下几个方面:系统的复位和启动操作,暂停操作,总线操作,中断操作,最小模式下的总线保持,最大模式下的总线请求/允许。 8086的总线操作主要有最大(小)模式下的总线读(写)操作和空操作五种。 8086共有256种中断类型,分为两大类外部中断和内部中断,其中外部中断(硬件中断)又分为可屏蔽中断和非屏蔽中断,内部中断分为软件中断和软件陷阱。 中断向量:中断处理子程序的入口地址,每个中断类型对应一个中断向量。 1 CPU在8086的微机系统中,为什么常为A0作为低8位数据的选通信号? 答:因为每当CPU和偶地址单元或偶地址端口交换数据时,在T1状态,AD0引脚传送的地址信号必定为低电平,在其他状态,则用来传送数据。而CPU的传输特性决定了只要是和偶地址单元或偶地址端口交换数据,那么,CPU必定通过低8位传输数据,因此,如果在总线周期的T1状态,AD0为低电平,就指明了在这一总线周期中,CPU将用总线低8位和偶地址单元或偶地址端口交换数据,所以AD0可以用来作为低8位数据的选通信号。 2 8086和8088怎样解决地址线和数据线的复用问题的?ALE信号何时处于有效电平? 答:8086按16位传输数据的,有16个地址/数据复用引脚,8088有8个复用引脚。作为地址/数据复用引脚,在总线周期的T1状态用来输出要访问的存储器或I/O端口的地 址,T2~T3状态,对于读周期来说,是处于浮空状态,而对于写周期来说则传输数据。 在最小模式下ALE信号为地址锁存允许信号输出,在任一总线周期的T1状态,ALE输出有效电平,以表示输出的是地址信息,ALE信号不可浮空。 3 RESET信号来后,CPU的状态变化如何? 答:当RESET来后(RESET起码维持四个时钟周期的高电平),CPU便结束当前操作,对标志寄存器、IP、DS、SS、ES及指令队列清零,而将CS置为0FFFFH,所有三态输出线被设置为高阻状态,非三态输出线无效。 经过7个时钟周期之后,CPU从FFFF0H处开始执行程序,一般这里都存放一条无条件转移指令,转移到系统程序的入口处。 4 非屏蔽中断有什么特点?可屏蔽中断有什么特点?分别用在什么场合? 答:一般从CPU的NMI端引入的中断为非屏蔽中断,它不受中断允许标志IF的影响,其类型号为2,系统中只能有一个非屏蔽中断,CPU不论在做什么事,都会响应些中断,它一般用来处理系统的重大故障。 一般从CPU的INTR端引入的中断为可屏蔽中断,只有当IF=1时,CPU才会在执行完当前指令后响应此中断,并获取该中断中断类型号。系统中有多个可屏蔽中断,由中断控制器来管理。 5 什么叫中断向量?它放在哪里?对应于1CH的中断向量存放在哪里?若1CH的中断处理子程序从5110:2030H开始,则中断向量应该怎样存放? 答:中断向量其实就是中断处理子程序的入口地址。按照中断类型的序号,它存放在内存0段0~3FFH的区域内。对应于1CH的中断向量存放在0000:0070H(1CHX4=70H)开始的四个单元中,在给定的条件下,以0070H开始的四个单元依次存放30H、20H、10H、51H四个值。 6 非屏蔽中断处理程序的入口地址怎样寻找? 答:其中断类型码为2,入口地址存放于08H、09H、0AH、0BH四个单元中。 7 叙述可屏蔽中断的响应过程,一个可屏蔽中断或者非屏蔽中断响应后,堆栈顶部的四个单元的内容是什么? 答:可屏蔽中断的响应过程如下: (1) 从数据总线上读取中断类型码,将其存入内部存器中 (2) 将标志寄存器的值推入堆栈。 (3) 把樗寄存器的IF和TF清零。 (4) 将断点保护到堆栈中。 (5) 根据中断类型码到内存的0段的中断向量表中寻找中断向量,再根据中断向量转入相应的中断处理子程序。 堆栈顶部四个单元存放的是响应中断时,主程序当前指令下面的一条指令的地址,包括CS和IP的值。IP值更靠近栈顶。 8 在对堆栈指针进行修改时,要特别注意什么问题?为什么? 答:应注意:如果要修改堆栈地址,那么必须先修改SS的值,接着修改堆栈指针SP的值,这样做,可以保证两个动作之间不被中断,从而确保堆栈区的正确指示,反过来,如果先修改SP再修改SS,或者修改SS后,先做了其他的事情,再修改SP的值,这样不能保证任何情况下堆栈指针都保持正确。 9 系统中有多个总线模块时,在最大模式下和最小模式下分别用什么方式来传递总线控制权? 答:在最小模式下,使用总线控制联络信号HOLD和HLDA来传递总线控制权 HOLD是总线保持请求信号,当某个总线主模块需使用系统总线时则将此信号置为高 电平,CPU在测得HOLD信号后,在T4状态或者T1状态发出HLDA信号,HLDA 是总线保持回答信号,即当CPU决定把总线控制权让给某个发出申请的总线主模块 时,将此信号置为有效状态。当发申请的设备将HOLD降为低电平时,CPU也将HLDA 降为低电平 在最大模式下,CPU以外的其他总线主模块都可以连接在局部总线上,共享CPU和系统总线间的接口,也共享系统总线总线控制信号是2个双向的信号引脚RQ/GT0、RQ/GT1,它们都被称为总线请求/总线允许信号端,可分别连接两个其他的总线主模块。它们有着相同的功能,但RQ/GT0比RQ/GT1优先级要高。当CPU以外的一个总线主模块要求使用系统总线时,从RQ/GT线上往CPU发一个负脉冲,宽度为一个时钟周期,CPU在每个时钟的上升沿处对该引脚进行检测,如果测得外部有一个负脉冲,则在下一个T4或T1状态从同一个引脚上往请求总线使用权的主模块发一个允许脉冲,也相当于一个时钟周期。 10 段寄存器CS=1200H,IP=FF00H,指令的物理地址是多少?为1200HX16+FF00H=21F00H 第四章(填空5分,简答4分) 接口:CPU、存储器、外设之间通过总线进行连接的电路部分 接口技术:研究CPU与外设进行最佳藉合与匹配,实现双方高效、可靠交换信息的一门技术。 存储器可以通过总线直接和CPU相连,但外设与CPU之间有许多的不匹配,比如速度的不匹配,时序的不匹配,信息格式的不匹配,信息类型与电平的不匹配,所以不能直接挂在总线上,必须通过接口与系统相连。 I/O端口地址的编址方式:内存地址空间和I/O端口地址空间统一编址,内存地址空间和I/O端口地址空间独立编址,8086采用后者 CPU与外设间的数据传送方式:程序方式(无条件传送方式,条件传送方式),中断方式,DMA方式。 无条件传送方式:CPU与外设同步工作,CPU不查询外设的工作状态,与外设的速度匹配通过在软件上延时完成,外部控制过程各种动作时间是固定的,并且是已知的。 特点:软硬件简单,通常只有数据端口,没有状态端口,适用于慢速外设 条件传送方式:CPU与外设不同步,传送前先查询外设状态,准备好后才传送,否则CPU等待 特点:CPU工作效率低,通常有数据端口和状态端口,同步靠不断查询外设状态实现。 中断方式:外设准备好后向CPU发中断请求,CPU在满足响应中断的条件下发中断响应信号,暂停当前的程序,转去执行中断服务程序,完成数据传送,CPU从中断服务程序返回后,继续执行被中断的程序。 特点:CPU与外设大部分时间是并行工作,提高了工作效率,实时性好,常用于高速CPU与低速外设之间的数据传送

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