利用Quartus II如何从VHDL源代码得到逻辑电路图？

kanewalk 2008-03-26 01:17:46
我是初学者，VHDL程序可以通过编译，并且时序正确，但我想得到它的逻辑电路图，应该怎么做呢？
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oSiEly 2012-10-21
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bumingbai
蓝蓝的草原 2012-04-26
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谢谢啦 学习学习
hyjkvvv 2012-04-07
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谢谢~~~~
fenghust 2011-10-28
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受教育了，感谢
tinntp 2011-08-31
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受教了
tangwenq 2011-03-12
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学会了，呵呵
neverznga 2010-12-20
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受教，非常感谢
wujiaweinihao 2010-05-09
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俺也从中受益，谢谢了！
meiZiNick 2008-05-01
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都是很好的建议! 值得学习
erwa 2008-04-13
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发表于：2008-04-07 16:08:003楼 得分:0
在Tool-->Netlist Viewers-->RTL Viewer
图片贴不上来
sdlmg 2008-04-10
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aaronstone所言极是
aaronstone 2008-04-07
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在Tool-->Netlist Viewers-->RTL Viewer
图片贴不上来
mochen5460 2008-04-04
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我只知道通过综合可以,具体的就不知道了.我也是新手
数字逻辑电路设计/数字电路·课程设计：多功能电子钟 电路图与源代码
课程设计要求 1、设计平台：quartus II＋HH-SOPC-EP1C12 EDA/SOPC实验开发平台 2、设计方法：利用VHDL代码和/或原理图方法,采用层次化的方法进行设计（至少二层结构）。（功能分解） 3、结果验证：在实验开发平台上下载，验证设计的正确性,模块也需要仿真验证，给出仿真波形。 4、设计报告: A4纸打印，统一封面，封面格式见附件，简单装订。 课程设计题目 题目：多功能数字钟的设计与实现 1.能进行正常的时、分、秒计时，分别用6个七段数码管动态扫描显示时、分、秒。时时-分分-秒秒 2.利用按键开关快速调整时间（校准）：时、分 3.通过按键开关设定闹铃时间，到了设定时间发出闹铃提示音，提示音长度为1分钟 4.通过按键开关设定倒计时的时间，通过开关启动/暂停倒计时，倒计时为0时发出提示音，提示音长度为1分钟 5.整点报时： 在59分50、52、54、56、58秒时按500Hz频率报时 在59分60秒时用1KHz的频率作最后一声整点报时
VHDL序列检测器（源程序，原理图，波形图）
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加法器实验报告.doc
实验三 加法器的设计与仿真 一、实验目的 熟悉Quartus 仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证。 二、实验内容 1、熟悉Quartus 软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计） 2、用逻辑图和VHDL语言设计全加器并进行仿真验证； 3、用设计好的全加器组成串行加法器并进行仿真验证； 4、用逻辑图设计4位先行进位全加器并进行仿真验证； 三、实验原理 1. 全加器 全加器英文名称为full- adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位 全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多 位全加器。 用途：实现一位全加操作 逻辑图 真值表 "X "Y "CIN "S "COUT " "0 "0 "0 "0 "0 " "0 "0 "1 "1 "0 " "0 "1 "0 "1 "0 " "0 "1 "1 "0 "1 " "1 "0 "0 "1 "0 " "1 "0 "1 "0 "1 " "1 "1 "0 "0 "1 " "1 "1 "1 "1 "1 " 利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真 值表，就可以根据这些来设计电路了。 2.四位串行加法器 逻辑图 利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一 位的结果传给下一位，就可以实现4位的加法器。 3．74283：4位先行进位全加器（4-Bit Full Adder） 利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进 位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，按 照如下的逻辑图实现进位全加器。 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如： [A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3 。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是 低位级加法器向本级加法器的进位输入。 四、实验方法与步骤 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 实验步骤： 全加器 1. 编写源代码。打开Quartus 软件平台，点击File中得New建立一个文件。编写的文件名 与实体名一致，点击File/Save as以".vhd"为扩展名存盘文件。VHDL设计源代码如下： 数据流描述： 2、按照实验箱上FPGA的芯片名更改编程芯片的设置。点击Assign/Device,选取芯片的类 型,选择"Altera的EPF10K20TI144_4" 3、编译与调试。确定源代码文件为当前工程文件，点击Complier进行文件编译。编译结 果有错误或警告，则将要调试修改直至文件编译成功。 4、波形仿真及验证。在编译成功后，点击Waveform开始设计波形。点击"insert the node",按照程序所述插入节点，设置输入信号的波形，给予适当的信号激励，点击保 存按钮保存。然后进行功能仿真，选择菜单Processing->Generate Functional Netlist命令产生功能仿真网表，选择菜单Assignments-- >Setting下拉列表中选择Simulator input ,在右侧的Simulation mode下拉列表中选择Functional，完成设置；选择菜单中的 Processing->Start Simulation启动功能仿真，然后查看波形报告中的结果 5. 时序仿真。选择菜单Assignments-->Setting下拉列表中选择Simulator input ,在右侧的Simulation mode下拉列表中选择Timming，完成设置；选择菜单中的 Processing->Compiler Tool命令，单击Start，执行全编译，然后选择菜单中的 Processing->Start Simulation启动时序仿真，然后查看波形报告中的结果 FPGA芯片编程及验证。 进行目标器件的选择及管脚分配：选择菜单Assignments-- >Pins命令，弹出包含器件顶层视图的窗口，以不同颜色的和符号表示不同类型的管脚， 并以其他的符号表示I/O块，双击节点一行的Location列的空白格弹出管脚列表，本实验 均选择I/O管脚。分配完管脚后，选择菜单Processing->Compiler Tool命令，单击Start，执行全编译，更新。 编程下载及硬件测试：将实验板连接都电脑上，
高速图像数据记录装置的设计与实现
论文首先对系统设计要求进行了分析，提出了系统设计的工作流程和整体实现架构。紧接着对系统电源需求和功耗做了分析，完成了系统供电电路，并对输入图像信号RS-644格式进行了分析，以此开发了图像信号调理电路。然后，论文对IDE硬盘规范进行了理论分析，提出了以FLEX10K20为逻辑控制平台，TMS320LF2407为系统控制器把数据直接写入硬盘的存储电路实现方法并完成了硬件和软件设计。其中，系统逻辑设计在QuartusⅡ7.2开发环境下采用VHDL语言完成，DSP软件设计在CCS开发环境下采用汇编语言完成。最后，论文采用ISP1581作为USB接口芯片，单片机P89V51RD2作为微控制器完成了基于USB2.0接口的硬盘数据转储电路，同时在Keil uVision3环境下设计开发了相应的USB固件代码，并采用Numega公司的开发包DriverWorks，以VC++6.0作为辅助开发环境，开发了基于Windows驱动程序模型的USB设备驱动程序。该装置可以将长时间高速CCD实时图像数据存储到硬盘，并通过USB2.0接口转移到其它存储器，且脱离了PC机系统，适合室外环境使用。
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