多核与并行编译器

[gaochao121212]

随着SOC技术的发展，单片集成几个cpu是一定没问题的.但IC的工艺提高也越来越难.
1.多个cpu如何通讯协调工作，尽可能提高硬件效率，一直不明白，像SMP这种结构会长久下去吗？
2.程序本身存在数据相关性和程序相关性，即使是多核，如果想并行处理硬件效率高，觉得应该需要并行编译器支持.那如何协调编译器和cpu的开发.
我认为有些应用程序，例如递归程序，即使的多核，效率也难提高.图像处理和数据库方面多核可以用上.
3.多核必将带来面积和功耗的上升，如何解决？

[intel_jeff]

1. 有一些仲裁部件来确保多核之间能协调工作。
2. 你说的很对，编译器也是非常重要的。这就是为什么Intel开发了自己的编译器，这样可以保证每一款新cpu出来的时候，立刻就有相应的编译器能充分利用新cpu的新特性、新功能。
3. 恰恰相反，多核的效率功耗比是比较高的。也就是说，跟单核相比，双核、多核消耗同样多的能耗能完成的计算要多。我记得能耗是跟频率的平方成正比的吧。等到连多核的功率的大的无法忍受，到时候自然有解决办法。

[gaochao121212]

1.对功耗的理解：
CMOS的总功耗=静态功耗+动态功耗=L*Vdd+C*(Vdd的平方)*f
静态功耗为L*Vdd;动态功耗为C*(Vdd的平方)*f cpu的动态功耗一般为运行时的功耗，静态功耗是待机功耗.
便携设备要考虑静态功耗，一般cmos设计考虑动态功耗. 低功耗可以考虑减小C电容，Vdd,减低主频f.
超流水技术可以减小c,减小关键路径长度，可以提高频率.45ns的工艺提高，可以减小电压Vdd.
近年来cpu的主频升高的f增长幅度很慢，虽然工艺提高, 但可能以后就会出现一个瓶颈.soc技术不断发展，多核是必然的.
如何实现多核间通讯和低功耗设计估计是重点，结构是未来cpu的大方向.
2.编译器的理解：
涉及到cpu的指令集设计，intel是cisc指令集 近年有兼容了risc指令集的一些优点 确实很厉害.而且提出了超长指令集，显式的指令并行
但一直不明白intel有支持超长指令集的编译器吗？intel的编译器设计不知道是不是采用“加拿大风格”设计的？