请问两个16位的SDRAM组成32位，现只是单个SDRAM的地址线、数据线等长，不是两个SDRAM彼此等长，会有影响吗？内附线长

[韦东山]

想让SDRAM运行在最高频率133MHz。
第一片.
Addr Bus:
prop delay: from U1001.E9 to U4001.G1 min=18 MM max=23 MM
Data Bus (Data0~Data15):
(RDly) U1001.D12 to U4001.A8 min= 15.6771 MM max= 21.6771 MM
Clk Bus:
(RDly) (Xnet=LLSCLK0) U1001.B4 to U4001.F2 min= 11.6771 MM max= 21.6771 MM actual= 18.0004 MM

第二片.
Addr Bus:
prop delay: from U1001.E9 to U4002.G1 min=42 MM max=47 MM
Data Bus(Data16~Data31):
(RDly) U1001.F13 to U4002.A2 min= 41.4932 MM max= 47.4932 MM
Clk Bus:
(RDly) (Xnet=LLSCLK1) U1001.B3 to U4002.F2 min= 41.4932 MM max= 47.4932 MM actual= 42.1921 MM

[yangb2014#]

应该没有问题吧，频率还不是很高，
毕竟是数字信号，不是模拟信号，相位偏差不大就成，

我见过很多板子，也不是等长的，

[shuiyan]

clk怎么会有 min max的？一根线而已。

虽然SDRAM的走线要求没那么高。但是你这两片相差也太大了吧？接近30mm了，如果是30mil倒无所谓的。Layout走线时没注意这个吗？

现在系统出什么问题了？都怀疑到SDRAM走线了？

[韦东山]

写错了，两线lck，标有实际长度： actual= 18.0004 MM、42.1921 MM
现在还没做板，只是PCB布出来了。
我也是拿到PCB后一测，才发现这问题。
以前强调要等长，现在单个芯片倒是等长了，只是“各自”等长。
由于时间关系，所以想请教一下，我对高速PCB没什么概念。

[shuiyan]

哦，双clk，是SD_CLK0, SD_CLK1吧？奇怪，怎么会是两个时钟信号呢？你既然要组成一个32bit的SDRAM，那么就应该使用同一组nSDCS,SDCLK呀。

等长是指“同一组信号等长”。如果这组信号接到多个芯片，那么尽量保证到各个芯片都等长。不然一个芯片先收到信号并响应，另一个芯片隔很久才收到，刚开始响应，这次的操作已经结束了。而CPU读的话，一个芯片响应了，将数据放出来，另一个芯片却还没收到控制信号，那么CPU读到的就是缺少了一部分的数据，那就是错的了。

[韦东山]

SD_CLK0, SD_CLK1来源一样，CPU分出来的。
我单独设置等长，然后按最长那个设置时序，这样就行了吧？

[yangb2014#]

算不上高速，再说板子都做出来了，
先调试吧，

[shuiyan]

2线clk？是DDR SDRAM吧？要求比SDRAM高很多的。从来没敢相差这么大的，倒不是说这样一定出问题，而是不敢用项目来做试验。

[韦东山]

2线clk：CPU有两个时钟线，分别供给两个SDRAM。是SDRAM，不是DDR SDRAM。

板子还没做，只是布线完毕，再改的话需要时间。

PCB布线中，等长是指“单个芯片”等长，和是指“同类芯片”等长？

[shuiyan]

如果能设置，当然没有问题。
不过对SDRAM的读取时序能配置吗？