怎么用VTUNE测试stall cycles due to accesses to the secondary cache and due to accesses to main memory

[shelly_30]

怎么用VTUNE测试stall cycles due to accesses to the secondary cache and due to accesses to main memory?

[intel_zhenyuwang]

Please create a sampling activity first, use Configure Sampling dialog -> Event Ratios ->select "L2 Cache Rations" in "Ration Group" -> select "L2 Cache Miss rate" event ratio -> add to "Selected Ratios"

You will see new event name in "Selected Events" by clicking "Events" tab.

[shelly_30]

谢谢！好久没来了。

[shelly_30]

您是指这三个事件吗？L2_ADS.SELF（Cycles L2 address bus is in use.）、L2_DBUS_BUSY.SELF（Cycles the L2 cache data bus is busy.）与L2_DBUS_BUSY_RD.SELF（Cycles the L2 transfers data to the core.）
这三个事件中L2_DBUS_BUSY.SELF+L2_ADS.SELF是否等于stall cycles due to accesses to the secondary cache and due to accesses to main memory？请指教。

[intel_zhenyuwang]

我用的Intel(R) Core(TM) 2 processor.

On "Event Ratios" tab -
Ratio Group: "Advanced Performance Tuning Raios"
Add "L2 Cache Miss Ratio" to "Selected Ratios:"

On "Events" tab -
"L2_LINES_IN.SELF.ANY" event is added in "Selected Events"

收集样本完成后，报告上除能看到“L2_LINES_IN.SELF.ANY” sample/events，还能看到“L2 Cache Miss Rate”数据。

[intel_zhenyuwang]

还真没有直接的for Intel(R) Core(TM) 2 processor.
记得以前有Mem_Load.ALL, Mem_Store.ALL for Pentium(TM) 4 processor.

[shelly_30]

谢谢您！
L2_LINES_IN.SELF.ANY 事件我们已经测试过。我们现在是想直接测试花费在访存方面的程序运行时间。VTUNE是否有事件支持？虽然使用L2 Cache Miss Rate可以估算出来，但我们总觉得不够准确。
我们的VTUNE运行在2＊Intel Xeon core 2 5110, 1.6 GHz机器上。跪谢

[shelly_30]

谢谢了。不好意思，让您见笑了。只是INTEL的资料一般都是英文的，看起来好困难。不过，还是慢慢来吧。

[shelly_30]

我们的配置是Intel Xeon 5110，现安装的VTUNE 9.1 update 2，我们现在想取得程序运行过程中访存消耗的CYCLES。看了VTUNE的帮助，有关CYCLES的事件不多，有几个关于L2的，但只看帮助搞不清楚它们的具体用法，现请教您：
L2_NO_REQ_SELF:cycles no L2 cache requests are pending.是否指L2 命中的访问时间？
L2_DBUS_BUSY_RD.SELF: cycles the L2 transfers data to the core.看起来也是指L2命中的访问时间？
L2_DBUS_BUSY.SELF:cycles the L2 cache data bus is busy.它与上个事件L2_DBUS_BUSY_RD.SELF的区别具体表现在什么地方？
多谢！

[shelly_30]

VTUNE有大量的BUS事件，分为External Bus Events 与Frontside Bus Events，它们的区别是什么？
事件Bus Utilization=BUS_TRANS_ANY_ALL_AGENTS*2/CPU_CLK_UNHALTED.BUS,请问BUS_TRANS_ANY_ALL_AGENTS*2 为什么？而且它的单位为事件个数，
CPU_CLK_UNHALTED.BUS的单位为CYCLE， 两者的商似乎不能简单的等于百分比。

[intel_zhenyuwang]

(给人于鱼，不如授人以渔)
Tips
1.不理解的事件，不要使用它。要用常用的。
2.尽量使用在Event Raios中的事件
3.先学习处理器的架构，在理解处理器的事件
4。如果你是一个高手，可以定义你的"Event Ratios"

参考我的Intel(R) Core(TM) i7 处理器的性能事件计数器。

[shelly_30]

前两天看了大师的几个贴子，感觉受益良多。今天测了下BUS DATA Utilization,VTUNE显示测的事件是BUS_DRDY_CLOCKS.ALL_AGENTS.与我看的帮助文档不符。帮助文件中显示的是Bus Utilization=BUS_TRANS_ANY_ALL_AGENTS*2/CPU_CLK_UNHALTED.BUS。

[intel_zhenyuwang]

[Quote=引用 8 楼 shelly_30 的回复:]
VTUNE有大量的BUS事件，分为External Bus Events 与Frontside Bus Events，它们的区别是什么？
事件Bus Utilization=BUS_TRANS_ANY_ALL_AGENTS*2/CPU_CLK_UNHALTED.BUS,请问BUS_TRANS_ANY_ALL_AGENTS*2 为什么？而且它的单位为事件个数，
CPU_CLK_UNHALTED.BUS的单位为CYCLE， 两者的商似乎不能简单的等于百分比。
[/Quote]

For Intel(R) Core(TM) 2 processors - please use External Bus Events (Frontside Bus Events are mainly for Itanium(TM) 2 measurement), the tool also doesn't provide Internal Bus Events.

EVENT Explanation
BUS_TRANS_ANY All bus transactions: Mem, IO, Def,Partial
BUS_TRANS_MEM Whole $lines, Partials and Inval
BUS_TRANS_BURST Whole $lines: Brd, RFO, WB, Write Combines
BUS_TRANS_BRD Whole $line reads: Data, Ifetch
BUS_TRANS_IFETCH Whole Instruction $lines
BUS_TRANS_RFO Whole $lines Read For Ownership
BUS_TRANS_WRB Whole $line Write Backs (modified $lines)

Please trust Bus Utilization=BUS_TRANS_ANY_ALL_AGENTS*2/CPU_CLK_UNHALTED.BUS, because of bi-directional

[intel_zhenyuwang]

[Quote=引用 11 楼 shelly_30 的回复:]
前两天看了大师的几个贴子，感觉受益良多。今天测了下BUS DATA Utilization,VTUNE显示测的事件是BUS_DRDY_CLOCKS.ALL_AGENTS.与我看的帮助文档不符。帮助文件中显示的是Bus Utilization=BUS_TRANS_ANY_ALL_AGENTS*2/CPU_CLK_UNHALTED.BUS。
[/Quote]

They should be -
BUS_TRANS_ANY.ALL_AGENTS,
CPU_CLK_UNHALTED.BUS