【FPGA】 Xilinx ISE IP核生成问题

Limit_rui 2009-03-08 10:44:37

ISE IP核生成问题
生成IP核时老不成功，出现如下错误
occurred during initialization of Vnot reserve enough space for object heanot create the Java virtual machine ERROR:coreutil - An error occurred while running Java. Please examine the console or coregen log file for a specific IP related error.If there is no specific error the problem may be due to memory limitations.
同样的操作在别人的电脑上就成功了
请问如何这是什么问题呢如何解决

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hanping_2010 2010-05-12

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benjaminweber 2009-03-14

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ISE对内存的要求确实很高。
建议：
查看成功的电脑和你的电脑配置的区别，如果内存容量你的电脑小，很可能是内存容量的原因，增大虚拟内存也许有用。
查看coregen中关于你用的IP的文档。每一个IP都会有一个datasheet随着软件附送，看看文档是否有说明。
错误中提到了JVM，查看你的JVM配置和成功电脑的JVM配置，也许java需要更新。

Xilinx－ISE辅助设计工具的中文使用说明，包括IP核生成器，布局布线器，FPGA底层编辑器，时序分析器，集成化逻辑分析工具，功率分析工具

详细介绍了基于XILINX公司FPGA时钟管理模块DCM的IP核生成和使用

实验 1： Xilinx ISE 工具流程实验实验 2： Architecture Wizard 与引脚分配实验实验 3：全局时序约束实验实验 4：综合技术实验实验 5： IP 核生成器系统实验实验 6： Chipscope 调试实验

Xilinx:registered:Zynq:registered:-7000 平台的 HDL Coder:trade_mark: 支持包支持生成可使用 Xilinx Vivado:registered: 或 Xilinx ISE 集成到 FPGA 设计中的 IP 核。当与适用于 Xilinx Zynq-7000 平台的 Embedded Coder:registered: 支持包结合使用时，该解决方案可以使用 C 和 HDL 代码生成对 Xilinx Zynq SoC 进行编程。硬件/软件协同设计工作流程涵盖仿真、原型设计、验证和实施。此支持包适用于 R2013a 及更高版本。

Spartan6 FPGA 芯片中集成了 MCB 硬核，它可以支持到 DDR3，而且对于大多数厂家的存储芯片都支持（Micron、 Elpida、 Hynix.....）。对于工程来讲，其 MCB 硬核优秀的误码校验和偏移时钟校验，以及 PLL_ADV 工作时的稳定、高精度都大大保证了研发产品的质量。 Xilinx ISE 提供了 MIG IP 核，可以用它来直接生成 DDR3 控制器设计模块，模块包含可自由修改的 HDL 源代码和约束文件。用户可以在 MIG 的 GUI 图形界面根据所选的存储器件选择对应模板、总线宽度和速度级别，并设置 CAS 延迟、突发长度、引脚分配等关键参数。如果所选器件与 MIG 所列模板不相符，可在代码生成后灵活修改这些代码。本文档以 AX516/AX545 开发板为例，为大家介绍用 MIG 工具生成 DDR3 控制器，并用 ChipScope 测试 DDR3 读写数据的方法

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