ise里对组合逻辑电路用波形进行仿真，为什么时延100ns这么大？

yunzizi 2009-04-08 03:53:51

ise里对组合逻辑电路用波形进行仿真，在100ns~200ns期间设定了输入参量的波形，但是结果却在200ns以后才显示正确的逻辑输出。时钟周期200ns，高低电平各100ns

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Roy_ly 2009-04-09

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说明过了一级寄存器

剔除毛刺保持信号稳定

benjaminweber 2009-04-08

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不知道你怎么仿的，用的什么器件，仿的什么逻辑电路，无法回答。
并且，我并不倾向于用ISE做仿真，为什么不用modelSim

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