硬件设计的几个问题,发分

benjaminweber 2009-04-25 06:01:06
1。集成电路中所说的一个芯片用的是多少纳米的技术,比如说45nm,这里的45nm具体指什么?
2。一个OR4_X1的standard CMOS cell有几个transistor?
3。集成电路中1P8M是什么意思?
4。Verilog HDL中genvar的用途是什么?
5。VHDL中variable会生成组合逻辑还是时序逻辑?(陷阱)
6。对Verilog HDL代码作综合是什么意思?
7。为何很多芯片都将晶振通过PLL再使用?
8。PLL和DLL的区别?
9。集成电路里什么叫天线效应?
10。什么叫时钟树?
呵呵,答对给分。

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Daniel003 2010-11-27
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DLL,按延迟锁相环理解的话是不能提高频率的。他只有延迟线,没有VCO。
benjaminweber 2009-05-03
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8。PLL和DLL的区别?
一个使用压控振荡器产生高频,一个使用延迟线生成高频。

10。什么叫时钟树?
IC内部为了减少寄存器之间的clock skew也产生的树装时钟结构。

结帖。
benjaminweber 2009-05-03
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7。为何很多芯片都将晶振通过PLL再使用?
晶振的频率相对较低,一般是几兆到几十兆,而芯片有时候要几百兆的时钟频率,需要升频,PLL可以达到升频的作用。
另外晶振的时钟有时时钟偏差较大,PLL是一个反馈环,能够减少晶振的时钟频率抖动对电路造成的影响。
同时PLL能减少时钟噪声。
benjaminweber 2009-05-02
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继续废话
第五题:VHDL中variable会生成组合逻辑还是时序逻辑?
variable只是语法,具体生成什么要根据事先的逻辑判断,数据类型与最终电路无关。

第六题:对Verilog HDL代码作综合是什么意思?
将Verilog HDL代码编译成一种特定元件库中的元件组成的电路。
benjaminweber 2009-04-30
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第二个问题:一个OR4_X1的standard CMOS cell有几个transistor?
一个CMOS INV_X1由一个pmos和一个nmos构成
NAND2_X1有两个pmos和两个nmos构成
NOR2_X1一样,4个transistor
OR2_X1是NOR2_X1加上一个反向器,6个transistor
OR4_X1多了2个输入,每多一个输入再加两个transistor,所以一共是10个transistor
benjaminweber 2009-04-29
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自己慢慢公布答案吧。
第一个问题:
45nm是指的集成电路中metal 1的1/2 pitch
集成电路是由长在称底上的晶体管,多晶硅,和几层用于连接的金属层组成的
书本上都说这个长度是晶体管沟道长度,但实际上现在沟道长度已经不是集成电路的瓶颈
最大的集成瓶颈,是如何控制光照来连接第一层金属。
第一层金属的最小间距,变成了衡量集成电路集成度的标准
这里所说的pitch就是两个平行metal线的中轴之间的距离
线的宽度一般做的和线边沿之间的距离相等
所以1/2 pitch就是metal 1的线宽或者线间距
metal层越高,间距越大

45nm的沟道长度18nm~25nm
65nm的沟道长度28nm~50nm
90nm的沟道长度50nm~75nm
benjaminweber 2009-04-29
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没人参加,就不好玩了。
hswxf 2009-04-29
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很头晕?搬个小砖听故事
li6126700 2009-04-27
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zhj8727 2009-04-27
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uping
benjaminweber 2009-04-27
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还有1,2,5,6,7,8,10没有回答。
benjaminweber 2009-04-27
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[Quote=引用 18 楼 morris88 的回复:]
genvar 用于声明生成变量,生成变量只能用在生成块之间。
仿真时,仿真器会将生成块中的代码展平,在确立后的方针代码
中,生成变量是不存在的最好是先想象出来循环生成语句被展平
后的电路样子,再写相关的描述语句...

[/Quote]
基本正确,genvar是用于生成一组类似功能模块时用的变量。代表了这组通功能模块中的相异部分。是用VerilogHDL编写硬件中比较特别的一种方式。
benjaminweber 2009-04-27
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[Quote=引用 17 楼 morris88 的回复:]
在芯片生产过程中,暴露的金属线或者多晶硅(polysilicon)等导体,就象是一根根天线,
会收集电荷(如等离子刻蚀产生的带电粒子)导致电位升高。天线越长,收集的电荷也就越多,电
压就越高。若这片导体碰巧只接了MOS 的栅,那么高电压就可能把薄栅氧化层击穿,使电路失效,
这种现象我们称之为“天线效应”。随着工艺技术的发展,栅的尺寸越来越小,金属的层数越来越
多,发生天线效应的可能性就越大。

http://www.2ic.tw…
[/Quote]

正确。
zhj8727 2009-04-26
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uping
benjaminweber 2009-04-26
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[Quote=引用 4 楼 lfchen 的回复:]
9、IC芯片中金属线或者多晶硅(polysilicon)等导体,就象是一根根天线,当有游离的电荷时,这些“天线”便会将它们收集起来,天线越长,收集的电荷也就越多,当电荷足够多时,就会放电。
[/Quote]

你这说的是普遍意义上的天线效应,差不多了。但是天线效应在数字芯片里可不是好事,这个词是个负面意思的,为什么呢?
benjaminweber 2009-04-26
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[Quote=引用 2 楼 hairetz 的回复:]
1.这个45NM的意思就是说每一个在CPU中的晶体管的长度为45NM,可以想象,越小的晶体管代表在同样大小的CPU上可以集成更多晶体管,从而提高CPU的性能,而且,由于晶体管长度的缩小,发热量也会变低,有利于控制功耗。所以说制程越小越好
[/Quote]

如果你指的是mosfet的门极长度,这是教科书上的概念,实际上已经不是拿这个作为衡量标准了,不太对哦。
morris88 2009-04-26
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genvar 用于声明生成变量,生成变量只能用在生成块之间。
仿真时,仿真器会将生成块中的代码展平,在确立后的方针代码
中,生成变量是不存在的最好是先想象出来循环生成语句被展平
后的电路样子,再写相关的描述语句...
morris88 2009-04-26
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在芯片生产过程中,暴露的金属线或者多晶硅(polysilicon)等导体,就象是一根根天线,
会收集电荷(如等离子刻蚀产生的带电粒子)导致电位升高。天线越长,收集的电荷也就越多,电
压就越高。若这片导体碰巧只接了MOS 的栅,那么高电压就可能把薄栅氧化层击穿,使电路失效,
这种现象我们称之为“天线效应”。随着工艺技术的发展,栅的尺寸越来越小,金属的层数越来越
多,发生天线效应的可能性就越大。

http://www.2ic.tw/html/33/t-348133.html
benjaminweber 2009-04-26
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[Quote=引用 8 楼 linsheng_111 的回复:]
PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。
锁相环是一种反馈电路,其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来实现同步的,在比较的过程中,锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位,直到两个信号的相位同步。
在数据采集系统中,锁相环是一种非常有用的同…
[/Quote]

对PLL的解释是对的,其他的答非所问。我还不至于问锁相环和动态连接库的区别吧。DLl这里是延迟锁相环。
至于综合的问题,答非所问。
benjaminweber 2009-04-26
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没人回答其他的吗?其实都是一两句话的事情哦。
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