sd卡时钟线在调试中的一点理解（硬件）

[CBEMA]

这两天对一个2410的板子上sd卡做了一个底层硬件测试。
sd卡的数据读写会经常出现错误，而且错误的地方很固定。

后来查了很久，发现sdclk（时钟线）被示波器的探头一接触，读写立即就正常了。我的理解：示波器探头相当于对地电容。
依据这一情况，领导给了我一个意见：
1 在sdclk与3.3V电源之间连接一个电阻。
2 在sdclk与GND之间连接一个电容。

通过调试电容电阻的值，sd卡读写正常了。

我不清楚这是为什么，同事说在时钟是下降沿触发电路时，加一个“上拉”电阻就好使。可是原因说不出来。在此我也不太清楚，sd是否是下降沿触发。
如果假设是下降沿触发，根据我的理解，在此的电阻是为了在下降沿触发时，提供准确的对地电位。由于是下降沿有效，所以在捕捉到下降这一电平变化时
，sd卡就会根据命令线动作。然而由于噪声的影响，信号线的电平很容易受到干扰而降低，另sd卡产生误动作。所以加一个电阻上拉到高电位实际上就是为了令时钟信号有噪声干扰的时候，电位尽量不会发生偏移。

加一个对地电容的作用，在此是为了消除噪声。

红色字说得正确吗？如果有误，请大家指点！！！

[CBEMA]

还有那个“上拉”电阻是我们平时说得上拉电阻吗？我觉得不是，在网上看了一些上拉电阻的电路，没这么简单。这个电阻应该称为 什么 呢。


另外 同事说在时钟是下降沿触发电路时，加一个“上拉”电阻就好使。 如果这句话是对的，那么上升沿触发的话，是不是就应该加一个“下拉”电阻呢？

[Codings]

2加电容是必须的
1有必要么？

[gooogleman]

哎，电阻电容组成RC滤波器。去掉一些杂波，而已。

[Codings]

clk串联电阻的多，上拉电阻的少，这不是一般的信号啊，它应该是推挽输出，上拉电阻意义不大

[Codings]

1.示波器探头会引入对地电容，几pF，探头追求的是高阻抗，低容抗
2.SD不一定是下降沿触发，高速卡跟低速卡不同，
3.电阻加不加看主控，或也可以加
4.√
5.√
6.有可能吧

[LanceJin]

是不是输出的CLK信号电平不够理想,高电平偏低了?

[CBEMA]

我还是把问题按条提出来吧：
问题1：示波器探头相当于对地电容。对吗？
问题2：sd是否是下降沿触发。
问题3：如果假设是下降沿触发，在此的“上拉”电阻是为了在下降沿触发时，提供准确的电位（换句话说：为了使电位不受噪声而发生偏移）。
问题4：加一个对地电容的作用，在此是为了消除噪声。
问题5：“上拉”电阻是我们平时说得上拉电阻吗？如果不是，这个电阻应该称为 什么 呢。
问题6： 同事说在时钟是下降沿触发电路时，加一个“上拉”电阻就好使。 如果这句话是对的，那么上升沿触发的话，是不是就应该加一个“下拉”电阻（对地连接电阻）呢？

[CBEMA]

谢了

[wzz167167]

也遇到这个问题了，看不见7楼的回复，晕死