assign 和 always 综合后的区别？

whlwa 2009-10-02 06:12:02

用assigned 和 always 综合后有什么本质区别？有些功能可以用组合电路实现也可以用时序电路实现，如RAM的地址和数据赋值，用assign 加？：选择语句和在always（时序块）中用if，else选择赋值综合有有什么本质区别么？用哪种比较好？

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yangtseriver1020 2009-11-09

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我也是在学习这个，应该就是你说的那样，哈哈，我也学到了知识~~~

yi_jian_long 2009-10-11

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assign用于线网型数据，综合出组合逻辑电路；alwayS用于寄存器型数据，综合出的有组合逻辑电路也有时须逻辑电路，用时候要注意的；一般的纯组合逻辑电路建议用ASSIGN，而纯时序逻辑电路建议用always.
我个人理解，望大家多多指教

benjaminweber 2009-10-10

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你问的问题都是语法层面的
实际上综合软件会将你写得代码变成逻辑
所以语法上的区别其实并不决定最后的硬件逻辑
比如说

a = b ? c : d;
一般是个组合逻辑

a = b ? c : a;
就有可能是时序逻辑

aaassd_cn 2009-10-09

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没什么本质区别自己弄出来看看网表就明白了

整理关于Verilog中的一些基本语法介绍，算法嵌入时用到的建模关键技术分析，包括以下方面：有关C、Veilog HDL、VHDL，软核、固核、硬核，模块设计流程，门级结构，基本逻辑运算，控制逻辑，同步和异步，总线和时钟。有限状态机，综合的一般原则有关Verilog 中的一些语法，运算符，Wire、reg、tri、memory型，assign和always语句，阻塞赋值和非阻塞赋值，Verilog中使用的一些关键字，

Verilog关键字整理 erilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。二：verilog语句结构到门级的映射 1、连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 2、过程性赋值：过程性赋值只出现在always语句中。阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。

（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，（2）所有综合工具都不支持的结构：time，def

verilog中assign和always@(*)的区别和值得注意

verilog描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。两者之间的差别有： 1. 被assign赋值的信号定义为wire型，被always@(*)结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为触发器，在仿真时才具有触发器的特性。 2. 另外一个区别则是更细微的差别：举个例子, wire a; reg b; assign a = 1'b0; ...

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