FPGA 除法器IP核的问题

[feixia1384405]

我在用QUARTUS ii仿真其自带的LPM_DIVIDE核时，当输入的除数和被除数的位数比较少时，可以得到正确的结果，但是当输入的位数较多时为什么就得不到正确的结果了呢，也不是一个时钟计算一个结果，好像一直在计算。请问有没有好的多字节运算时能得出精确结果的除法器的算法！最好有程序！

[feixia1384405]

看了，我做的是频率计程序中在求输入信号的频率时的一个公式fre_out<=clk_fre/cnt_clk*cnt_s;好像要在门控信号的下降沿实现这个运算，我觉得用时钟是不是不大好整啊!请问这位大侠整过没？

[kyzf]

帮顶下、

[benjaminweber]

看过这个IP的文档了吗？说不定它需要多个周期才能计算出结果。有没有什么输出使能之类的信号。
FPGA上的除法器一般都不会做到单周期计算的。

[benjaminweber]

看了一下文档哦。确实可以做到单周期计算。
这样的话，需要确认你做的仿真的级别。
是否是后仿呢？
后仿的话，正确结果同时取决于时序。
降低时钟频率也许除法器就能正常工作

[benjaminweber]

我不管你拿它用来做什么
现在的问题是除法器不工作
所以我建议你自己写一个简单的除法器测试电路来测试除法器不工作是因为时钟频率太高

[zwtchy123]

uping