关于mips的lw的问题

linweiran 2010-02-23 09:25:00

lw $s1,$s2($s3)

这样的格式是不是合法？

x: .word 0
lw $s1,x($s2)

这个呢？

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火雲邪神 2010-02-26

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good post, haha

伊吹萃香 2010-02-26

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lw $s1,$s2($s3) 就是从地址[$s3+$s2]处加载一个字的内容到寄存器$s1
x: .word 0 是定义一个变量x（x实际上是一个标号），大小为一个字，初始值为0
lw $s1,x($s2) 是从地址[x+$2]处加载一个字的内容到寄存器$s1

MIPS指令集介绍，详细说明每个指令用法，汇编语言必要的参考手册 MIPS32为汇编指令集介绍

计算机系统结构MIPS64指令系统 LB 从存储器中读取一个字节的数据到寄存器中 LH 从存储器中读取半个字的数据到寄存器中 LW 从存储器中读取一个字的数据到寄存器中 LD 从存储器中读取双字的数据到寄存器中 L.S 从存储器中读取单精度浮点数到寄存器中 L.D 从存储器中读取双精度浮点数到寄存器中

本套视频教程主要讲mips32与mips64汇编语言基础,从零开始主要对照c高级语言进行讲解，讲了寄存器的使用、数据类型、变量声名与调用、函数调用约定、栈等新手难以理解的知识，因此本套教程非常适合mips汇编语言入门人员，通过学习mips汇编语言，能够非常深入的了解计算机底层原理，为日后学习其它高级技术打下基础。

MIPS流水线实验报告计算机体系结构MIPS流水线

英国科学家 Dominic Sweetman(经典著作 See MIPS Run 的作者)，称 MIPS 为“高效的 RISC 体系结构中最优雅的一种体系结构”。它是一个双关语：即是 Microcomputer without Interlocked Pipeline Stages 的缩写，同时又是 Millions of Instructions Per Second 的缩写。 MIPS 的处理单元是一个五级流水线：Instruction Fetch, Register & Decoder, ALU, Memory 以及 Write back。一开始的 MIPS 是为 32 位系统设计的，实际上，后续的 64 位扩展，也依然对 32 位的工作模式向下兼容着。一如其他的 RISC 处理器，MIPS 的每条指令长度是固定的 32bit。（因此，最长的局部跳转指令只能跳转 2 的 26 次方 Byte，也就是 2 的 24 次方，16777216 条指令） MIPS 有 32 个通用寄存器，编程者可以使用其中除$0 外的所有寄存器暂存数据。$0 寄存器，在硬件上被设计为永远读出 0。我们可以用$0 寄存器的此特性，实现一些技巧性的编程，譬如实现 NOP 操作。MIPS 本没有 NOP 指令，但由于对$0 寄存器的写入实际上无意义，可以作为空操作使用。事实上，编译器从高级语言（典型如 C/C++）转换为 MIPS 汇编指令时，一般总是遵守一定的寄存器使用约定。某些寄存器用来从函数中传入和传出参数，存储临时数据，另一些则起特殊作用，如保存调用函数时的指令地址，或作为堆栈指针等。如果你使用汇编开发，理论上可以无视这点约定，但是，一般地，遵守这个约定，与人方便，也为己方便。关于寄存器使用的约定，以后会展开论述。一如所有的 RISC 处理器，MIPS 没有 CISC 那样复杂多变的寻址方式，统一为 Load/Store 寻址。任何载入和存储操作，都可写为如下形式： lw $1, offset ($2) 这条指令的操作符可以为 Load 或 Store，一次 Load/Store 操作的范围可以为字/半字/ 字节（对应 gcc 的 int, short 和 char）。偏移量是一个带符号的 16bit 整数。两个作为操作数的寄存器可以是任何通用寄存器。（你可以向$0 写入，但无任何意义，等同于空操作）。对于 64 位模式下，也可以对 double 类型进行操作。注意 Load/Store 都必须对应一个对齐的地址，否则会引发一个异常(Exception)。 MIPS 支持最多 4 个协处理器。协处理器 CP0 为 CPU 的控制协处理器，是体系结构中必须实现的。CP1 为浮点处理器。CP2 保留，各生产厂商往往用来实现一些自己的特色功能，例如 RMI 的 Fast Message Ring 等。CP3 原本也是保留共扩展用，但很多 MIPS III 和 MIPS IV 时代的扩展指令集使用了它。对于 CP0，我们会有专门的一段用来讨论。为适应处理器向多核时代的演进， MIPS 引入了多核操作必要的原子指令 (Atomic operation)、内存屏障(Barrier)等操作。在 SMP 或 AMP 等多核架构中，这些指令是并行计算同步的保障。

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