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求可控分频器的VHDL
leileipei
2010-04-20 09:59:10
输入的是20MHZ的频率,目标频率是1700HZ,分频数不是整数,
不清楚分频原理和这个分频器的VHDL.
请各位帮忙解决!
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求可控分频器的VHDL
输入的是20MHZ的频率,目标频率是1700HZ,分频数不是整数, 不清楚分频原理和这个分频器的VHDL. 请各位帮忙解决!
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leileipei
2010-04-21
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恩,好的,谢谢
afei8856
2010-04-20
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不是整数还真不好分,建议Google一下,或者找本书,我好久没弄了 ,忘了!
基于
VHDL
占空比
可控
的整数半整数
分频器
描述了如何用
VHDL
设计整数 半整数
分频器
占空比可调
数控
分频器
VHDL
程序
在CLK输入750KHZ的频率信号;输出FOUT接蜂鸣器,由KEY2/KEY3控制输入8位预置数并在数码管1~2上显示。
论文:基于
VHDL
的数控
分频器
设计及应用
数控
分频器
的输出信号频率为输入数据的...基于
VHDL
的数控
分频器
设计 ,整个过程简单、 快捷 ,极易修改 ,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、 乐器等数字电子系统中。
zz.rar_1Hz
分频器
_20MHz分为1MHz
分频器
vh_
VHDL
分频 1k_
vhdl
分频_分频 1Hz
键控加/减计数器,将20MHz系统时钟经
分频器
后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
EDA
分频器
分频可调
VHDL
语言,用于EDA分频,产生频率可调的时钟信号
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