想问个低级额问题 CPLD要CLK干什么用？（最小系统上的晶振输入）

yangweiliang567 2010-08-21 02:34:21

想问个低级额问题 CPLD要CLK干什么用？（最小系统上的晶振输入）
是控制内部的延迟吗？
在延迟 10uS 的时候，CPLD是怎么计算时间的？
Quartus 上需要设置外部晶振频率吗？

哪位明白的，希望给小弟解答一下。
不胜感激。

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jnwsh 2010-11-11

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[Quote=引用 12 楼 ningshao1945 的回复:]

D触发器是时序电路最基本的单元，你不可能不用。
[/Quote]我要用的逻辑是c = a & b;用D触发器干吗呢？

jamesliu2010 2010-10-28

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做CPLD时钟

cpcom2001 2010-10-28

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[Quote=引用 22 楼 houyu123 的回复:]
CPLD
做逻辑电路时，不需要时钟，如常用的电平转换，用VHDL编程时，就是输入直接赋值给输出。

做时序电路时，需要时钟，这个不是CPLD芯片要始终工作，而是时序电路本身需要时钟做触发。
[/Quote]
学习了

guo_hong_zhang 2010-10-28

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不错，值得参考。

guo_hong_zhang 2010-10-28

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不错，值得参考。

你来吻 2010-10-27

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只做简单的逻辑如：与或非等不需要。当要处理具有周期的信号时，就需要CLK提供一个处理信号的时间依据。比如延迟多长时间采集一次AD，这个时间延迟时间的计算就需要根据CLK计算出一个最接近延迟时间/CLK 的整数，然后在处理出一个时序方波控制AD采集。同理还有通讯如：LCD驱动等。

houyu123 2010-10-27

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CPLD
做逻辑电路时，不需要时钟，如常用的电平转换，用VHDL编程时，就是输入直接赋值给输出。

做时序电路时，需要时钟，这个不是CPLD芯片要始终工作，而是时序电路本身需要时钟做触发。

yangweiliang567 2010-10-27

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[Quote=引用 18 楼 yshhsh 的回复:]
我觉得LZ的意思是“如果用CPLD做组合逻辑电路需不需要时钟”，LX认为？
[/Quote]

恩可以说是这个意思

乾坤幻影 2010-09-28

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呵呵 clk标准的时钟啊是工作的时钟

远上寒杉 2010-09-19

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我觉得LZ的意思是“如果用CPLD做组合逻辑电路需不需要时钟”，LX认为？

barryan2007 2010-09-19

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wait

zhengqiushao 2010-09-19

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那就到处都是插队的~保安

yangweiliang567 2010-09-19

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[Quote=引用 14 楼 baiduluckyboy 的回复:]
cpld要时钟才能工作的，就像人的心脏一样，如果不跳了，没有一定频率的震动如何活呐，呵呵
】
[/Quote]

那这个始终是用来干什么的呢？也可以说，这个时钟的频率适合那些参数相关的？

这个问题，有人说可以不用，有人说必须用，我也糊涂了。。。

丰满 2010-09-12

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cpld要时钟才能工作的，就像人的心脏一样，如果不跳了，没有一定频率的震动如何活呐，呵呵
】

delacrxoix_xu 2010-09-04

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[Quote=引用 1 楼 chngok 的回复:]

有时序电路时才要用clk
如果你只是用cpld做普通逻辑组合可以不用clk
延迟要看经过了多少个逻辑块
[/Quote]

精辟~~ 顶

另外楼主说的 “如何计算时间”
我不懂你什么意思。。。是计算延迟啊还是计算系统当前时间作为一个时钟
如果是延迟应该是器件本身的特性。如果是计算系统时间，应该是用频率和计数器做的