U-boot里面 PLL时钟分频的问题

[eBoy]

我在U-boot里面 loleve_init.S
PLL1 800Mhz
mov r3,#DP_OP_800
move r4,#DP_MFD_800
mov r5,#DP_MFN_800


现在得时钟说是 200M, 时钟怎么算的
/*ddr clock from PLL 1,all perclk dividers are 1 since using 24Mhz*/
ldr r1,=0x59E35100
str r1,[r0,#CLKCTL_CBCDR] //CLKCTL_CBCDR = 0x14

这个0x59E35100是怎么来的啊？ 我想设置 DDR 为166Mhz，有人知道该怎么设置这个值吗？

[soon]

CLOCK & POWER MANAGEMENT 去看看这一节。

[eBoy]

楼上，哪本书呀

[yuekejun]

你片子的数据手册