modelsim输出没波形？

[yy1015]

本人刚学Verilog，写了个很简单的滤波器，和它的激励，可是用modelsim仿真时，总出不了波形，真不知道为啥，求人指点！我直接粘出来，复制到modelsim里就ok了！

这是滤波器模块：
module fir_lp_8(out,in,clk,rst);
parameter size_in = 8;
parameter size_out = 2*size_in + 1;

parameter h0 = 8'd7;
parameter h1 = 8'd17;
parameter h2 = 8'd32;
parameter h3 = 8'd46;
parameter h4 = 8'd52;
parameter h5 = 8'd46;
parameter h6 = 8'd32;
parameter h7 = 8'd17;
parameter h8 = 8'd7;

input clk,rst;
output [size_out-1 : 0] out;
input [size_in-1 : 0] in;

reg [size_in-1 : 0] samples1;
reg [size_in-1 : 0] samples2;
reg [size_in-1 : 0] samples3;
reg [size_in-1 : 0] samples4;
reg [size_in-1 : 0] samples5;
reg [size_in-1 : 0] samples6;
reg [size_in-1 : 0] samples7;
reg [size_in-1 : 0] samples8;

assign out = in*h0 + samples1*h1 + samples2*h2 + samples3*h3 + samples4*h4
+ samples5*h5 + samples6*h6 + samples7*h7 + samples8*h8;

always @(posedge clk or negedge rst)
if (rst == 0)
begin
samples1 <= 0;
samples2 <= 0;
samples3 <= 0;
samples4 <= 0;
samples5 <= 0;
samples6 <= 0;
samples7 <= 0;
samples8 <= 0;
end
else
begin
samples1 <= in;
samples2 <= samples1;
samples3 <= samples2;
samples4 <= samples3;
samples5 <= samples4;
samples6 <= samples5;
samples7 <= samples6;
samples8 <= samples7;
end
endmodule

这是激励程序：
module stimu_fir_lp_8();
reg clk,rst;
reg [7:0] in;
wire [16:0] out;

initial
begin
clk = 1'b0;
rst = 1'b0;
in = 8'b00001010;

end

always #10 clk = ~clk;

fir_lp_8 test_fir_lp_8(.out(out),.in(in),.clk(clk),.rst(rst));

endmodule

滤波器估计没错，是抄书的，或许激励程序不对，因为是我写的~~~呜呜~~~~

[丰满]

呵呵，抄书籍的不一定对啊，自己慢慢查查资料，首先你的思路一定要清楚才能开始去做，慢慢自己查一下才能更快的进步，谢谢

[不吃鱼的才子]

前些时间，我也痛苦用modelsim仿真就是出来不了结果，很痛苦。反反复复，从最基本的开始不断的改进。。。。

后来可以了

很多时候，还是软件设置的问题。以及你的思路

最后，仿真建议还是用MATLAB，可以把数据导出，用MATLAB仿真