社区
硬件设计
帖子详情
ISE 仿真波形时只有clk信号
NANAjjj
2010-10-26 05:10:14
刚开始学,按照书中步骤一步步来的,敲程序,综合,仿真,出不了结果,仿真界面出现的只有clk信号,而且是一条直线,中间写个Z,这是什么原因啊?无中文路径,综合没有错误,程序如下,希望给帮帮忙啊~~
module text(clk,din,dout);
input clk;
input [7:0] din;
output [7:0] dout;
reg [7:0] dout;
always @(posedge clk)
begin
dout<=din+1;
end
endmodule
...全文
558
4
打赏
收藏
ISE 仿真波形时只有clk信号
刚开始学,按照书中步骤一步步来的,敲程序,综合,仿真,出不了结果,仿真界面出现的只有clk信号,而且是一条直线,中间写个Z,这是什么原因啊?无中文路径,综合没有错误,程序如下,希望给帮帮忙啊~~ module text(clk,din,dout); input clk; input [7:0] din; output [7:0] dout; reg [7:0] dout; always @(posedge clk) begin dout<=din+1; end endmodule
复制链接
扫一扫
分享
转发到动态
举报
写回复
配置赞助广告
用AI写文章
4 条
回复
切换为时间正序
请发表友善的回复…
发表回复
打赏红包
NANAjjj
2010-10-27
打赏
举报
回复
好了,结贴,分全部给你吧
NANAjjj
2010-10-26
打赏
举报
回复
晕,设了个初值,就正常了,output [7:0] dout
=0;
结果就对了……
NANAjjj
2010-10-26
打赏
举报
回复
一定要写测试电路嘛?我刚刚又试了另一个类似的程序,可以运行出结果,这两个程序差不多啊
module counter(clk,reset,cnt);
input clk,reset;
output cnt;
reg [15:0] cnt=0;
always @(posedge clk)
begin
if(!reset)
cnt<=0;
else
cnt<=cnt+1;
end
endmodule
benjaminweber
2010-10-26
打赏
举报
回复
你没有写测试电路。Z在这里表示没有驱动。
Xilinx
ISE
仿真
步骤.doc
自己总结Xilinx
ISE
仿真
步骤,写的比较简单,全部图示,非常实用.
在xilinx_
ise
12.2_环境下用自带的isim
仿真
详解
在xilinx_
ise
12.2_环境下用自带的isim
仿真
详解很适合初学者!
clk
_div3.rar_
clk
_div_
ise
分频器
自己用xilinx
ise
编写的分频器程序,可以奇分频偶分频,分频系数可以自己设置。方便产生各种
时
钟
信号
Xilinx
ISE
使用指南中
适合入门学习使用,对于了解Xilinx
ISE
的使用有帮助
ISE
整体开发流程.pdf
ISE
整体开发流程.pdf
硬件设计
6,170
社区成员
11,288
社区内容
发帖
与我相关
我的任务
硬件设计
硬件/嵌入开发 硬件设计
复制链接
扫一扫
分享
社区描述
硬件/嵌入开发 硬件设计
社区管理员
加入社区
获取链接或二维码
近7日
近30日
至今
加载中
查看更多榜单
社区公告
暂无公告
试试用AI创作助手写篇文章吧
+ 用AI写文章