VTUNE中L2_RQSTS.BOTH_CORES.ANY.I_STATE事件与BUS_TRANS_BRD.SELF事件的区别？

[shelly_30]

现在正在做帮助线程。机器型号是：Inter(R) Core(TM) 2Duo Processor
某源程序的数据显示这两个事件的采样数相同；
加帮助线程后，前者减少了一半多，后者却没什么变化。
两个事件的解释：
BUS_TRANS_BRD：This event counts the number of burst read transactions including:
• L1 data cache read misses ( and L1 data cache hardware prefetches )
• L2 hardware prefetches by the DPL and L2 streamer
• IFU read misses of cacheable lines.
L2_RQSTS：This event counts all completed L2 cache requests. This includes L1 data cache reads, writes, and locked accesses, L1 data prefetch requests, instruction fetches, and all L2 hardware prefetch requests.
I_STATE： Counts how many times requests miss the cache.

实验数据表明该程序的IFU read misses 很少，而且在做两事件的比较时，从BUS_TRANS_BRD中减去了IFU read misses 事件。
请问这两个事件的区别在哪里？

[hawaii]

我猜：
你的helper thread能够帮助你的主线程减少L2的miss rate。所以L2_RQSTS.BOTH_CORES.ANY.I_STATE减少了。

BUS_TRANS_BRD.SELF为什么没有变化呢？helper thread难道和main thread运行在一个core上吗？你有没有测main thread得到加速没有？

还有这个事件应该可以得到L2 MISS的情况吧？
MEM_LOAD_RETIRED.L2_MISS

[intel_zhenyuwang]

BUS_TRANS_BRD event counter应该是最少的，所有的Cache都Miss，才会从主存取数据。
MEM_LOAD_RETIRED.L2_MISS 指的的是取数据时的L2 Miss
L2_LINES_IN是所有情况下的L2 MISS
L2_RQSTS.SELF.DEMAND.I_STATE 是指所有的L2 Request，但是Miss in L2

有些Events是不尽相同，有互有交集。尽量使用常用的Events，如Use VTune的 Event Ratios，其中包含推荐的 Events

[shelly_30]

hawaii:谢谢你的回复！事实上，我们一直都有测MEM_LOAD_RETIRED.L2_MISS事件，只是最近发现有的程序虽然MEM_LOAD_RETIRED.L2_MISS减少了很多（原来的20%左右），但main thread的加速比却很小。

intel_zhenyuwang：再次见到大师很亲切！最近为了弄明白一些事件，做了不少测试。是发现有些事件互有交集。其实，现在是想搞明白，在程序的访存行为中，有多少totally hit?多少partially hit?多少totally miss?


目前看事件的解释和测得的结果觉得MEM_LOAD_RETIRED.L2_MISS是指totally miss，不知对不对？
另外，想通过测得L2　MISS（partially hit＋totally miss）得到partially hit访存事件数，您能给些建议吗？
您上述列出的事件都测试了，目前还没有找到适合我的目标的事件。