求一本《ASIC与Verilog数字系统设计》电子版有分赠送

jiangxunneng 2011-02-24 10:27:08

跪求一本《ASIC与Verilog数字系统设计》电子版有分赠送
感谢各位

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jnwsh 2011-02-25

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91program 2011-02-25

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如果真的需要，就自己去买吧

91program 2011-02-25

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[Quote=引用 1 楼 jnwsh 的回复:]

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[/Quote]

LZ是第一次发帖，当然结帖率是零啦

不要只关注百分比，呵呵...

本资料的权威性不必多说，非常经典，想了解的可以百度一下。另外本资料因为总文件太大，拆分成两个压缩文件Part1, Part2. 需要将两个分别下载后才能完整的解压缩。两部分都已上传。

Verilog HDL是一种用于电子系统设计和硬件描述的硬件描述语言（HDL），自1984年问世以来，已经成为现代数字电路设计不可或缺的工具。它允许设计师通过文本代码来描述电路的功能和结构，从而进行模拟、测试和验证设计。建立时间（Setup Time）是指在时钟沿到来之前，数据必须稳定存在于寄存器输入端的最短时间。这是为了确保数据可以在寄存器的触发边缘被准确地采样。如果建立时间不足，数据可能在寄存器触发时仍处于不确定状态，导致逻辑错误。

Verilog作为一种硬件描述语言（HDL），其发展历程始于1984年，最初由Gateway Design Automation公司开发，旨在模拟电子电路。它的设计初衷是提供一种语言，可以用于电子系统的建模、仿真和实现。Verilog因其易用性和强大的表达能力，迅速成为了业界标准，被广泛应用于数字逻辑设计和验证领域。时至今日，Verilog仍然是数字设计工程师的重要工具，尤其是在FPGA和ASIC设计中，扮演着不可或缺的角色。在Verilog中，所有的设计都是通过模块来组织的。

探索数字系统设计的经典之旅：《Verilog数字系统设计教程》第3版资源推荐【下载地址】Verilog数字系统设计教程第3版资源下载 Verilog数字系统设计教程第3版资源下载本仓库提供《Verilog数字系统设计教程》第3版的资源文件下载 ...

第1章 Verilog的基础知识 1.1 硬件描述语言HDL 硬件描述语言（HDL，hardware description language）是一种用形式化方法来描述数字电路和系统的语言。设计者使用HDL设计数字系统后，通过电子设计自动化工具（EDA）仿真验证、通过自动综合工具转换成成门级电路网表、自动布局布线工具把网表转换为具体电路布线结构。在制成物理器件之前，还可以用 Verilog 的门级模型（原语元件或UDP）来代替具体基本元件。 1.2 Verilog HDL的历史 1.3 Verilog

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