verilog 改变clock频率--在线等

[applandtea]

请问我现在有一个81MHZ的时钟输入信号,我现在要把它转换成1HZ的信号,应该怎么写啊.
还有,在testbench里,怎么写,才能产生这个81MHZ的信号啊

[applandtea]

分频...

[哈皮歪詩]

You can use a big counter to divide down your 81MHZ to 1HZ.

In test bench, to generate a clock, you can do something like:

initial clock <= INITIAL_PHASE;

always@(*) begin
#(CLOCK_PERIOD/2);
clock <= ~clock;
end

[sl_niu]

改pll

[jnwsh]

在tb里
initial clk = 0;
always #(clk_period/2) clk = !clk;
在电路里
reg [7:0] cnt;
always@(posedge clk)
cnt <= cnt=='d80? d'0 : cnt + 1;
always@(posedge clk)
if(cnt=='d80||cnt==d'40) clk_1m <= !clk_1m;

[小枫]

分频，第一次信号周期大概是先放大9倍，然后再放大9倍，得到的信号就是你需要的信号

[axlmko]

testbanch里只是用来仿真的，不用要求一定是81MHz的时钟频率,只要是一个方波就好了。程序中产生1Hz的就用一个计数器来实现就好了。
reg 【31:0】 cnt;
reg clk_reg;
always @ (posedge clk or negedge rst_n)
if (~rst_n)
begin
cnt <= 32'b0;
clk_reg <= 0;
end
else if (cnt >= 32'd81000000)
begin
cnt <= 0;
clk_reg <= ~clk_reg;
end
else
cnt<= cnt+1;
这个clk_reg就是一个1Hz的信号。

[applandtea]

是1HZ 不是1MHZ