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我的任务
分享verilog十分频的问题？
代码如下：
module divifre10(clk,d);
input clk;
output d;
reg d;
integer Q;
always @ (posedge clk)
begin
if(Q==9) Q<=0;
else if(Q<=4)
begin
Q<=Q+1;
d<=1'b0;
end
else
begin
Q<=Q+1;
d<=1'b1;
end
end
endmodule
初学verilog,自己写的一个十分频，但是仿真的时候除了些问题。
如果我的时钟周期T=1ns时就没有办法进行分频，但是在T=2ns或更大周期时就可以正常分频，不明白是怎么回事，求指教。我用的是Quartus软件
module divifre10(clk,d);
input clk;
output d;
reg d;
integer Q;
always @ (posedge clk)
begin
if(Q==9) Q<=0;
else if(Q<=4)
begin
Q<=Q+1;
d<=1'b0;
end
else
begin
Q<=Q+1;
d<=1'b1;
end
end
endmodule
初学verilog,自己写的一个十分频，但是仿真的时候除了些问题。
如果我的时钟周期T=1ns时就没有办法进行分频，但是在T=2ns或更大周期时就可以正常分频，不明白是怎么回事，求指教。我用的是Quartus软件
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Binzo 2011-12-16
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为什么不
if(Q > 4) Q<=~Q;
net_friends 2011-12-13
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1ns超过了硬件的极限，当然不行
yuerbuai 2011-12-07
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脸红个。。我对tb不是很熟，.vwf格式的，直接图形。为什么不能用integer?
falloutmx 2011-12-07
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贴下你tb的代码。顺便说一句，不要用integer
