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FPGA counter and FIFO

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[问题点数：100分，结帖人masterz]

⋅如何强制把库连接到程序里面 ⋅FPGA counter and FIFO ⋅请大家介绍一下公司被收购对员工的处置方式 更多帖子 关注私信空间博客 masterz 本版专家分：0 结帖率 98.68% 榜眼 2002年总版技术专家分年内排行榜第二 进士 2001年总版技术专家分年内排行榜第七 金牌 2002年1月总版技术专家分月排行榜第一 银牌 2002年4月总版技术专家分月排行榜第二: 请教一下，Artix-7能设计出多少个16bit的计数器呢？FIFO depth 能达到多少？TAG 能达到多少？我看到有人用Virtex-4 FF1517设计了40个counters, FIFO深度为256， TAG有2组，1组是6K*32bit, 一组是6K*1bit. 为什么不设计为2组都是32bit呢？求解。

2011-12-31 00:32:12

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⋅此用户还没有发表过任何帖子 关注私信空间博客 pro_or_gram 本版专家分：765: 我不懂你说的东西，但是就我所知，每一种设计都不能满足所有的需要，就楼主的疑问，我觉得，这样的设计应该是市场的需求决定的。而不是设计人员本身拍脑袋就可以决定的事情。

一块芯片的开发，首先应该是采集市场需求，确定产品定位。

2012-01-02 13:24:41

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请教一下，Artix-7能设计出多少个16bit的计数器呢？FIFO depth 能达到多少？TAG 能达到多少？我看到有人用Virtex-4 FF1517设计了40个counters, FIFO深度为256， TAG有2组，1组是6K*32bit, 一组是6K*1bit. 为什么不设计为2组都是32bit呢？求解。

没接触过Artix-7 帮顶

2012-01-02 14:17:48

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⋅如何强制把库连接到程序里面 ⋅FPGA counter and FIFO ⋅请大家介绍一下公司被收购对员工的处置方式 更多帖子 关注私信空间博客 masterz 本版专家分：0 榜眼 2002年总版技术专家分年内排行榜第二 进士 2001年总版技术专家分年内排行榜第七 金牌 2002年1月总版技术专家分月排行榜第一 银牌 2002年4月总版技术专家分月排行榜第二: 恶补了一下数字逻辑的基础知识，大概有点概念了，32bit counter需要32个flip-flops和一些其他的资源，TAG要用Distributed RAM, FIFO用Block RAM.
Virtex-4 Family Overview
还需要继续研究怎么让accumulator和register一起工作。

2012-01-02 19:18:05

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⋅在水源还是不能发帖 ⋅抢楼！！逢49倍数有惊喜 ⋅周一散粉 更多帖子 关注私信空间博客 宇宙总统 本版专家分：442: 根据你的需求
counter位数多了好像不是很好

2012-01-04 12:07:29

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4-bit counter

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2012-01-04 18:03:27

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⋅请问怎么取消已收藏的博客 ⋅连续收到两封标题为“勾引xxx秘籍”的私信 ⋅unique精度太高，怎么办？ 更多帖子 关注私信空间博客 binzo 本版专家分：2239: altera 的 de0 的 fifo 可以做到 4k 。
fifo 用的是 RAM 和一点LUT。
不知道 Artix-7 硬件支不支持 32b。如果不的话， 16b 会快些。

2012-01-10 00:15:35

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⋅PCI设备树的构建过程中的一些问题 更多帖子 关注私信空间博客 answerlj 本版专家分：240: 数字电路中的FIFO的深度取决于WCLK 与RCLK之间可能的连续亚稳态冲突时间的长短，FIFO的深度增加只能是延迟两次亚稳态冲突的间隔时间，而对于亚稳态冲突的时间并不能起到缩小的作用。根据亚稳态时间占据时钟周期的比例可以找到一个比较合适的深度使得性价比最大。而这个深度大概不会超过4K。异源同频时钟域的通信是连续亚稳态时间最长的。
软件层的FIFO主要用于缓冲，所以理论上来讲是越大越好，而硬件层的FIFO主要是用于降低传输延迟，最大程度的避免连续亚稳态的时间影响。这是软件层的FIFO与硬件层的FIFO的根本区别。因此一般不太需要关注器件的FIFO生成能够达到的最大深度问题。
计数器的位宽取决于FF的个数，FPGA能够生成的COUNTER的个数理论上的最大值取决于其内部的包含的CLB的个数以及每个CLB的构造，如一个CLB中只含有一个FF，则构成一个16-BIT counter需要占用16个CLB中的FF逻辑资源。用总数除以16就是理论上的最大值，这是理想情况，而实际上在工程中含有其他复杂模块的情况下，是不能能达到100%的利用率的。

2012-01-10 11:03:39

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数字电路中的FIFO的深度取决于WCLK 与RCLK之间可能的连续亚稳态冲突时间的长短，FIFO的深度增加只能是延迟两次亚稳态冲突的间隔时间，而对于亚稳态冲突的时间并不能起到缩小的作用。根据亚稳态时间占据时钟周期的比例可以找到一个比较合适的深度使得性价比最大。而这个深度大概不会超过4K。异源同频时钟域的通信是连续亚稳态时间最长的。
软件层的FIFO主要用于缓冲，所以理论上来讲是越大越好，而硬件……

FIFO通过DMA传输到RAM,需要中断控制么？1秒能实现20000次传输么？我遇到的情况是：每次FPGA向FIFO写入一些长度不定的数据（大约1～8KB)，写完之后传到RAM.如果FIFO深度不够，那就要分多次传，有点担心interrupt数量过多。请多指教。

2012-01-10 15:40:18

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⋅此用户还没有发表过任何帖子 关注私信空间博客 pro_or_gram 本版专家分：765: 学习了。

FIFO的作用，在软件角度讲，提高了CPU 的利用率，不需要CPU总去拿数据，而是改成了以 block的形式拿一些数据。
FIFO有数据不处理的话，就会发生覆盖。
FIFO 深度不够是很正常的情况，够了才是怪呢，在我个人看来，多次触发DMA很正常

2012-01-10 16:19:05

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