关于verilog中底层模块调用顶层模块的问题

nobita88513 2012-02-26 08:42:40

我想在顶层模块中调用子模块实现对顶层模块中寄存器变量的操作，可是报错说这个寄存器变量没有在子模块中声明，难道不能在子模块中操作顶层模块的寄存器吗？

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falloutmx 2012-02-27

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你连接进来就可以啊。不过从你的描述看，你的思维是软件思维

nobita88513 2012-02-27

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嗯，我知道了，我基本没做过硬件，小弟初学，谢了

1、假设有三个模块top（顶层模块）, bottom1（底层模块）, bottom2（底层模 2、在Verilog HDL中，调用底层模块的语法结构为： 3、

1. 底层用 Verilog HDL 语言实现简单的处理器模块设计。 2. 调用存储器模块设计 64×8 的存储器模块。 3. 顶层用原理图方式将简单的处理器模块和存储器模块连接形成简单的计算机核心部件组成的系统。 4. 将指令序列...

本设计是基于FPGA的直接序列扩频发射机的设计与仿真，底层模块采用Verilog HDL语言描述，顶层采用方框图调用各底层模块，最后的仿真结果通过Matlab仿真画图。

module uart_top(clk, nreset, rec, send, data); input clk; input nreset; input rec; output send;parameter len = 16;...uart_rec rec1( //底层模块1.rec(rec),.clk(clk),.nreset(nrese...

Verilog基础语法，模块结构+带代码详解

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