时序仿真不正确怎么办？

aikimi7 2012-03-05 05:28:21

时序仿真出来后，完全不对，该怎么调整呢？针对时序仿真，有什么调试方法吗？我是新手，望指教！！
我实现一个神经网络的算法，功能仿真正确，时序仿真明显不合理.

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falloutmx 2012-03-06

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看时序分析报告，找到不满足要求的路径

net_friends 2012-03-06

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重新综合

数字电路设计中一般有源代码输入、综合、布局布线等三个比较大的阶段，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计。一、RTL行为级仿真在大部分设计中执行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的...

功能仿真也被称作 RTL 级行为仿真，前仿真，目的是分析设计电路逻辑关系的正确性。缺点：不带有任何的门延时、线延时等等，只是理想情况下的仿真。优点：仿真速度快，可以根据需要观察电路输入输出端口和电路内部任一信号和寄存器的波形时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结

之前一直觉得行为仿真和功能仿真是一个东东，今天查了下才有点明白。 FPGA学习-RTL行为级仿真、综合后门级功能仿真和时序仿真的区别行为仿真写完设计源文件（.V或.VHDL）、tb文件之后，不综合，直接进行仿真，比如在vivado中，写完文件就是直接执行了了behavior仿真还没有综合，所以只是考虑了我们的HDL描述的功能是否符合设计要求，不考虑电路门延迟和线延迟。功能仿真这是综合之后进行的仿真。综合后门级功能仿真。绝大多数的综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog

所谓的功能仿真又叫布局前仿真，它的作用是看你的代码或者电路的功能是否正确，是否能达到你预先的设想。而时序仿真又叫布局后仿真，它的作用则是考虑了硬件的延时等因素之后作出的仿真，可以说如果时序仿真达到了你的预期设想和你想要的结果是一样的那么你把这个代码下到板子里基本上就可以按照你的要求运行了。如果还得不到你想要的结果，这时候你就先考虑你的板子是不是坏了，在考虑你仿真的时候是不是把所有结果都

功能仿真和时序仿真 1 推荐仿真过程是正确实现设计的关键环节，用来验证设计者的设计思想是否正确，及在设计实现过程中各种分布参数引入后，其设计的功能是否依然正确无误。仿真主要分为功能仿真和时序仿真。功能仿真是在设计输入后进行；时序仿真是在逻辑综合后或布局布线后进行。　 1. 功能仿真 ( 前仿真 ) 　　功能仿真是指在一个设计中，在设计实现前对所创建的逻辑进

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