设计思路
本设计首先用硬件描述语言(VHDL)进行DES(数据加密标准)、3DES(三重DES)算法编码和系统设计,然后采用FPGA来具体实现。采用FPGA设计灵活,可对芯片内部单元进行配置,可以缩短设计周期和开发时间,同时经过优化可以达到较高的性能。另外有多种EDA开发软件支持FPGA的设计,在本设计中采用了EDA综合工具Synplify和Altera公司的Quartus II 7.2开发软件。
方案的验证及性能
调试的过程中用到SignalTap,SignalTap宏功能是一种嵌入式逻辑分析器,能够在器件的特定触发点捕获数据并保存到FPGA的嵌入式系统块中。这些数据被送到JTAG接口,通过ByteBlaster II 下载电缆上传到quartus II波形编辑器中进行显示。图4为在调试过程中用SignalTap捕捉到的3DES运算的时序,平均18个时钟周期处理完一个数据分组(64bit)。图5为DES运算的时序,平均36个时钟周期处理完一个数据分组(256bit)。
最终调试DES、3DES算法加解密成功后,将Quartus II 7.2编译生成的编程文件通过下载电缆ByteBlaster II下载到我们的试验板卡上。在Windows XP的系统下,用VC的环境编写出了测试程序和驱动程序,最终测得DES加解密的速度是:230Mb/s;3DES加解密的速度是:120Mb/s。