Verilog语法出现Illegal redeclaration错误

ningningxiaofengzi 2012-05-12 10:48:32
是引用模块处出现的,这种问题原因在哪?如何解决呢?
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net_friends 2012-05-14
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能读懂英语的意思吗
不就是重定义吗 改一下就好了
ningningxiaofengzi 2012-05-14
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[Quote=引用 1 楼 的回复:]

能读懂英语的意思吗
不就是重定义吗 改一下就好了
[/Quote]嗯,明白了。就是定义重名了,改了之后就没这个错误了
sky_one 2012-05-14
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是有信号名重复声明了,看看代码的信号定义是不是有问题。

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