有关verilog HDL的程序调用问题

[zlfyang]

module kuopjiek(clk,rst,ena,data_ii,data_qq,out_i,out_q);

input clk;
input rst;
input ena;

input data_ii;
input data_qq;

output out_i;
output out_q;
wire out_i;
wire out_q;

wire data_ii;
wire data_qq;
wire sp_spectrum_i/*synthesis keep*/;
wire sp_spectrum_q/*synthesis keep*/;
wire datain_i/*synthesis keep*/;
wire datain_q/*synthesis keep*/;
wire sp_spectrumii/*synthesis keep*/;
wire sp_spectrumqq/*synthesis keep*/;

wire [1:0] sp_spectrum/*synthesis keep*/;

spr_spectrum_mod u1(
.clk(clk),.rst(rst),.ena(ena),
.data_i(data_ii),.data_q(data_qq),
.sp_spectrum_i(sp_spectrum_i),.sp_spectrum_q(sp_spectrum_q)
);
jiekuo u2(
.clk(clk),.rst(rst),.ena(ena),
.datain_i(sp_spectrum_i),.datain_q(sp_spectrum_q),
.sp_spectrumii(out_i),.sp_spectrumqq(out_q)
);
endmodule
在上面的程序中，如果不想模块u1的输出sp_spectrum_i的第一个值输入到u2模块的datain_i中，应该通过什么方法来实现？
因为由于模块u1的输出的第一个值为0，这样会对我的一些功能的实现造成错误，因此不想要u1的第一个值。希望大家能帮我解决一些。谢谢了！